在這篇文章中我們深入討論一下高速信號中最主要的方面——抖動。在上一篇中我們知道現(xiàn)在數(shù)字電路發(fā)展的趨勢是并行向串行發(fā)展，而串行速率也在不斷的提高，下圖是流行的串行總線發(fā)展趨勢圖：

圖：高速串行總線發(fā)展趨勢

抖動的定義：“信號的某特定時(shí)刻從其理想時(shí)間位置上的短期偏離為抖動”。
參考: Bell Communications Research, Inc (Bellcore), “Synchrouous Optical Network (SONET) Transport Systems: Common Generic Criteria, TR-253-CORE”, Issue 2, Rev No. 1, December 1997

分析一下抖動的定義，有兩個(gè)要點(diǎn)：抖動是時(shí)間的誤差；抖動是實(shí)際與理想之間的誤差。因此，在測試抖動的時(shí)候，我們需要明確這是一個(gè)時(shí)間量的測試；并且需要找到與之比較的理想信號。

越來越快的數(shù)據(jù)率意味著承載信息的比特位的時(shí)間長度（Unit Interval）會越來越短。對于1Gbps的LVDS信號，100ps Pk-Pk的抖動也許不算什么；但是對于PCIE Gen2.0，100ps pk-pk的抖動意味著會占據(jù)一半的UI。而Receiver數(shù)據(jù)采樣點(diǎn)恰好位于50%UI的位置，100ps的抖動對PCIE Gen2是不能接受的。

抖動的類型有很多，不同的定義之間會有很大的差別。通常我們會在“抖動”這個(gè)術(shù)語前面增加一些限定詞：如TIE抖動、cycle-cycle抖動、period jitter等。根據(jù)抖動的測試對象不同，我們可以簡單的把抖動分為時(shí)鐘抖動、數(shù)據(jù)抖動；時(shí)鐘抖動中可以細(xì)分為period jitter、cycle-cycle jitter；數(shù)據(jù)抖動主要是TIE。

TIE（Time interval Error）顧名思義及時(shí)數(shù)據(jù)信號各個(gè)條邊沿和理想信號條邊沿之間的差異。那么何謂理想的信號呢？我們想象一個(gè)數(shù)據(jù)率為2.5Gbps的理想信號，其一個(gè)UI的寬度是數(shù)學(xué)意義上的400ps；實(shí)際的測試值多少會偏離這個(gè)理想的情況。在實(shí)際的工程應(yīng)用中，理想的數(shù)據(jù)都是通過CDR之后的得到的clock來計(jì)算的。我們可以回憶一下上一節(jié)討論到的CDR的意義。

圖：數(shù)據(jù)TIE的定義。t1,t2,t3...為TIE樣本

我們在實(shí)際工作中是怎么測量抖動的呢？Long long ago, there was no jitter analysing software...

圖：利用示波器基本功能進(jìn)行抖動測試

利用觸發(fā)將信號穩(wěn)定在示波器上，測量觸發(fā)邊沿下一個(gè)周期的、過參考電平處的信號分布。圖上藍(lán)色的圖形（直方圖）反映了抖動的分布。可以測量直方圖的pk-pk，RMS，Mean等等。這種方法簡單易行，新老咸宜，既是使用最老信號的Tek示波器都可以做出這樣的測試。但是這種測試方法存在的很大的誤差，測試的時(shí)間越長、積累的波形越多，抖動的pk-pk就會越大。因此，這種測試方法僅僅適合粗略的觀測。回顧一下TIE抖動的定義，就會明白這里并沒有涉及到理想的信號。

另外一種方法是利用到示波器的內(nèi)存長度，結(jié)合分析軟件，對示波器所采集的信號進(jìn)行抖動測試以及分析。例如Tek提供的DPOJET抖動、眼圖和時(shí)序測試平臺軟件，除了能夠完成各種類型抖動測試之外，還提供了分析的抖動分析功能。

圖：抖動分析

這張樹狀圖是最基本的抖動分析圖，將最終系統(tǒng)的誤碼率分解為兩個(gè)部分：總抖動和總噪聲。在總抖動中，根據(jù)引起抖動的不同原因，又將抖動分為隨機(jī)抖動和確定性抖動。

隨機(jī)抖動（Random Jitter）在統(tǒng)計(jì)上服從高斯分布，其干擾源可能是存在在芯片中成千上萬個(gè)MOS管中正在的向空穴中移動的電子；或是外在的背景輻射噪聲。(最好祈禱隨機(jī)抖動不要太大，否則很難保證系統(tǒng)誤碼率指標(biāo)）

確定性抖動處理起來就好辦多了，畢竟他們都是有章可循的。每一種確定性抖動都會對應(yīng)著固定的干擾源，我們從他們的名字上就能知道他們所代表的含義，不是么？