摘要：基于提高速度和減少面積的理念，對傳統的FIR數字濾波器進行改良。考慮到FPGA的實現特點，研究并設計了采用Radix-2的Booth算法乘法器以及結合了CSA加法器和樹型結構的快速加法器，并成功應用于FIR數字濾波器的設計中。濾波器的系數由Matlab設計產生。仿真和綜合結果表明，Booth算法乘法器和CSA算法加法器樹，在滿足FIR數字濾波器的性能要求的同時，在電路實現面積上、尤其是速度上有明顯的優化；并且當數據量越多時，優化也越明顯。
關鍵詞：Matlab；Booth算法；CSA算法；ISE

    研究數字濾波器的意義就在于它們正日益成為一種主要的DSP(DigitaI Signal Processing)運算，并正在逐漸代替傳統的模擬濾波器。它可以保證任意幅頻特性的同時具有嚴格的線性相頻特性。而現場可編程門陣列(Field Programmable Gate Array，FPGA)可并行執行的特點決定它更加廣泛地應用于實時數字信號處理領域。不能想象今天的生活如果沒有音頻；視頻和言語交際的樣子，而這些都要應用數字信號處理技術。并且在任何時候，高性能，低規模，低成本都是設計的目標。濾波器(Finite Impulse Response，FIR)的實現方法有很多種，最常見的有串行結構和并行結構方法。前者根據FIR濾波器的實現表達式，將濾波器實質看作是做一個乘累加運算。一次乘累加運算的次數由濾波器的階數來決定。這種方法使用硬件資源相對較少，但速度較慢。并行結構的方法，將濾波器的串行實現展開，就可以直接用多個乘法器和加法器并行實現，其可以在一個時鐘周期內完成一次濾波，但要占用大量的乘累加器，器件延遲比較大。目前為了滿足面積和速度的需要，人們通常采用Booth算法、CSD算法，分布式算法等技術對FIR設計進行優化，優化效果各有利弊。本文針對串行結構對乘累加運算的乘和加分
別進行優化設計。分析了提高乘法器速度的途徑；針對多數據量的運算，提出了一種新型的快速加法器的解決方案。體現了優化設計中提高速度和減小面積的設計理念。同時給出并實現了一個16階FIR的設計實例。

1 用Matlab設計濾波器系數
    利用Matlab軟件的FDATool模塊，選擇濾波器類型為低通FIR，設計方法為窗口法，階數為16，窗口類型為Kaiser，數據采樣頻率fs為4．8 kHz，濾波器的截止頻率fc為1．08 kHz，導出的濾波器系數為16個15位的小數。將每一個系數擴大相同的倍數，最后四舍五人得到一系列整數系數。如下：


2 優化FIR濾波器在FPGA中的實現結構
2．1 FIR濾波器的基本算法原理
    本文采用濾波器實現的基本的串行乘累加結構。FIR濾波器的差分方程可表示為：
   
    式中：t為濾波器的階數。

    其直接運算結構如圖1所示。

    從公式(1)中可知FIR濾波器在硬件上的設計主要是完成乘累加功能，實現的一種方法是直接相乘累加。在實際應用中，當濾波器設計對濾波速度要求不高時，可采用串行結構或改進串行結構來實現，這樣可以選取資源較少的器件，降低設計成本；當對濾波速度有較高要求時，可以考慮采用并行或DA來實現。但要進行FIR運算，尤其在階數較高時，幾乎無法在FPGA內實現并行結構，所以這里采用串行運算的結構，僅使用一個乘加器。所以本文的設計著重于提高串行結構FIR的速度。下面將介紹一種高速的Booth算法乘法器和高速的加法器。
2．2 乘法器設計
    乘法器是數字信號處理電路中最常用的單元，20年前就已經研究的非常成熟。高性能乘法器是實現高性能的FIR運算的關鍵，乘法器的運算過程可以分解為部分積的產生和部分積的相加2個步驟。部分積的產生非常簡單，實現速度較快；而部分積相加的過程是多個二進制數的相加，實現速度通常較慢。解決乘法器速度問題，需要減小部分積的個數、提高部分積相加運算的速度。在乘法器設計上這里著重研究能夠減少部分積的Booth算法。
    Booth算法乘法器可以減少乘法運算部分積個數，提高乘法運算的速度。本文討論Radix-2的Booth算法，其基本算法思想是，一次看乘數的兩個位，依照當前與前一位的不同，執行不同的操作。總結出Radix-2 Booth算法的編碼規則如表1所示。

2．3 累加器設計
    對于乘累加運算的加法，傳統的算法將使多個乘法器的結果逐一累加，效率低、運算時延大。本文提出了一種結合了CSA算法加法器和樹型結構的新型加法器結構，對乘法器的結果一次性相加。
    圖2為6個數相加的實例。如果不用其他加法器的話，6個數據的相加將耗去5個加法器，其關鍵路徑總共經過三級的加法電路延遲，有必要對電路的面積和延遲進行改進。因此在多個數據相加的情況下，CSA(Carry Save Adder)加法器是很好的選擇。
    CSA加法器仍然保留原有的全加器架構，一個n-bit的CSA器件如圖3所示。

    如果只有個數不多的數據相加時，采用CSA器件不管是在電路面積和時序特性上都沒有優勢。但當多個數據相加時，CSA加法器就能在電路面積和時序特性上體現出它的優越性。樹型加法器結構的關鍵特性在于利用不規則的樹形結構對所有的準備好輸入數據的運算及時并行處理，大大節省了計算延時，尤其是在多個數相加的情況下；缺點是其邏輯結構形式不規整，在VLSI設計中對布局布線的影響較大。本文用CSA加法器為單元組成樹型結構，設計出一種如圖4所示的快速加法器結構。由CSA加法器樹組成的樹型加法器中調用5個CSA加法器和一個普通加法器。R(0)～R(15)為前一級乘法器的16個輸出。在整個加法過程中，CSA加法器在電路實現上本身就具備快速、面積小的特點，再加上樹型結構的特點，使整個加法器在實現速度上進一步提升。同時整個加法過程能夠滿足最嚴格的時序要求，因為CSA電路只在最后的時間內執行進位加法，也就是由構成樹的最后一級的Normal Adder(進位加法器)執行進位加法。通常在大部分的應用上會有一段足夠的時間允許執行進位加法的時間延遲。

2．4 FIR在FPGA中的實現結構
    本文設計的FIR在FPGA中的實現結構如圖5所示，除了必須的乘法器和加法器外，還需要一個寬度為15、深度為16的濾波器系數存儲器(ROM)和一個寬度為30、深度為16的乘結果存儲器(RAM)。分別由相應的計數器控制模塊控制，配合計數的值，執行相應的動作。針對輸入的數據提取相應的濾波器參數，送入乘法器相乘，每得到一個結果送入下一級RAM中存儲起來，最后統一送入加法器，一次性執行加運算并輸出，最后得到濾波的結果。其中乘法器和加法器處理的都為符號數。

3 16階FIR的設計及仿真結果
    設計一個16階的15位FIR濾波器。設計語言使用Verilog。設計工具使用Xilinx ISE平臺。FIR的輸入和系數都為15位有符號數，乘法器的位數為30位，經加法器后得到的濾波器輸出為38位有符號數。編寫testbench對設計進行邏輯仿真，隨機選取16個輸入數據。配合前面有量化后的濾波器系數，即可進行行為級仿真。圖6中，rst為復位信號，clk為系統時鐘信號，din為輸入數據，coe為濾波器系數，dout為輸出信號，control為輸出同步信號。由仿真結果看出最終濾波器的輸出結果和預期的結果相一致。同時利用ISE自帶的綜合器SXT進行綜合，器件選用Xilinx公司的3s400pq208—4。綜合報告顯示，濾波器最大的頻率可達到143．328 MHz，達到高速目的。報告顯現資源的使用相對較大，沒有預期的理想。從RTL電路分析出在CSA構成的加法器樹部分在面積上的優化還不夠明顯，這個問題將在以后的研究中進一步解決。

4 結語
    本文以FIR在FPGA中的實現結構為基礎，研究了提高乘法器性能的途徑，并實現了Booth算法的乘法器，此算法保證高速的前提下，縮小了硬件規模，使得該乘法器的設計適合工程應用及科學計算，在加法器實現上提出了一種結合了CSA加法器和樹型結構的新型實現結構。利用以上兩部分，成功設計了一個16階FIR濾波器，并且達到了高速的目的，但在實現面積上還有待優化。