TD-LTE無線終端測試平臺以FPGA+DSP+ARM為核心，TD-LTE系統中下行基帶OFDM信號生成在FPGA中處理。考慮到FPGA要處理其他算法和邏輯控制，且內部存儲器容量有限，所以大容量的基帶OFDM信號生成后，需要應用DDR2 SDRAM存儲，然后通過射頻發送。下行物理信道的一般處理流程如圖1所示[1]。
    圖1所示為下行物理信道的基帶信號生成一般流程：首先，將物理信道上傳輸的每一個碼字中的編碼比特進行加擾、調制、層映射、預編碼后生成復值調制符號，其次將其映射到資源粒子上，最后在每一個天線端口上產生時域OFDM基帶信號。

    以前的文獻大多以研究DDR2 SDRAM內部指令處理和對接口信號完整性及內部結構進行分析為主，文獻[2]主要針對后期流水線視頻處理的DDR2 SDRAM控制器的設計，而在TD-LTE系統中DDR2 SDRAM控制器設計及優化的文獻資料較少。本文以TD-LTE無線綜合測試儀為平臺，以研究DDR2 SDRAM 控制器的設計為基礎，實現DDR2 SDRAM正確轉存大容量數據，并驗證調試及優化。
1 系統框架
      在TD-LTE無線終端綜合測試儀的基帶板設計中，ARM支持的接口比較豐富，主要用于完成操作系統及協議、應用等功能；DSP芯片實現配置功能，完成物理層流程及主要算法，充分發揮其尋址方式靈活、通信機制強大的優點；由FPGA芯片并行處理數據量大、重復性強、速度要求高的數字信號。TD-LTE物理層開發平臺中FPGA應用框架如圖2所示。

    根據系統結構中的邏輯任務劃分，Turbo譯碼、同步控制、解預編碼、Viterbi譯碼、OFDM基帶信號生成和系統定時等算法都在FPGA中完成，內部運用高級高性能總線（AHB）實現各個模塊連接。本文主要研究網絡端下行發送鏈路中DDR2 SDRAM的應用。首先，DSP發送資源映射后的數據，經過多通道緩沖串口（McBSP）發送給FPGA，在FPGA內部，按照TMS320C6455芯片的McBSP協議，利用Verilog HDL語言模擬一個McBSP接口，完成數據接收；然后，調用IFFT模塊生成基帶信號，DDR2控制器模塊控制基帶信號寫入DDR2 SDRAM；最后，在控制讀出使能信號拉高后，從DDR2 SDRAM中控制讀出，傳送到RF控制模塊，數據經過數/模轉換，從射頻發送出去，這樣就完成了下行OFDM基帶信號的發送流程。從射頻接收數據，完成解基帶信號過程，數據接收過程與發送基帶信號類似，只是數據傳輸方向相反。

2 DDR2 SDRAM控制器的設計
2.1 DDR2 SDRAM特性
    DDR2 SDRAM是JEDEC規范的一種新型高速率、大容量的雙速率同步隨機存儲器，在時鐘上升沿和下降沿，同時進行數據的傳輸。DDR2 SDRAM 雖然具有高帶寬、低功耗和大容量特性，但對于控制器接口設計的時序和延遲提出了更高的要求，使接收端的時序調整和信號完整性分析更加困難。DDR2 SDRAM支持如下特性：
    (1)片內匹配終結(On-Die-Termination)。采用ODT技術將許多外部的匹配電阻移到芯片內部，不僅節省了大量的PCB板上面積，而且可以避免信號間的干擾。
    (2)突發長度(BL)為4或8。突發長度(BL)是指在同一行中相鄰的存儲單元(列)連續數據傳輸的數量。DDR2 SDRAM的讀/寫訪問是基于突發的，支持長度為4和8的突發長度。
    (3)列地址選通（CAS）時延。DDR2 SDRAM支持3、4、5的CAS時延（CL）。CL是讀指令和輸出數據的第一個輸出比特之間的時鐘延遲。
    (4)Bank管理。FPGA芯片內部不同的Bank一般具有不同的電氣特性。良好的Bank管理有利于資源的有效利用。
2.2 DDR2 SDRAM接口設計
    DDR2 SDRAM控制器結構主要包括用戶接口、控制模塊、數據通道、時鐘/復位模塊及時延控制模塊，其結構如圖3所示[3]。

    用戶接口模塊中，主要包括指令邏輯模塊、讀/寫地址FIFO、讀/寫數據FIFO等模塊[5]。其中，對DDR2 SDRAM讀/寫操作的轉換由指令邏輯模塊完成。讀/寫數據FIFO和讀/寫地址FIFO用來完成數據的緩沖和同步。
    控制模塊產生DDR2 存儲接口和用戶接口所需的所有控制信號，控制操作由DDR2 SDRAM的內部控制信號完成。控制信號主要包括ddr2_ras_n行地址選擇[2]、ddr2_cas_n列地址選擇、ddr2_we_n寫使能信號等指令。通過各種指令的組合完成相應的指令，控制DDR2 SDRAM在各種狀態間跳轉，完成相應的讀/寫操作和其他操作。
    數據通道模塊主要完成與用戶接口及DDR2 SDRAM之間的數據交互。控制模塊翻譯用戶指令，對存儲器觸發特定的指令。例如，當app_af_cmd信號為000時，翻譯為寫指令，從用戶接口進入的輸入數據，通過寫通道寫入DDR2 SDRAM存儲器中。類似地，當app_af_cmd信號為001時，翻譯為讀指令，DDR2 SDRAM存儲的數據依次通過讀通道、用戶接口的輸出數據端口讀出。
    時鐘/復位模塊輸入的系統時鐘是差分時鐘，差分時鐘通過一個單端輸出的緩存器，輸出的是相位相差90°的clk0和clk90，輸出的復位信號至少持續25個時鐘[4]。時延控制模塊的主要作用是減小溫度、電壓變化造成時鐘/復位信號不穩定的影響。
3 硬件實現及優化
3.1 測試仿真
    首先，利用 CORE Generator生成設計需要的MIG核，選擇好芯片型號，封裝和速度等級分別設定為ff136和-2，突發長度為4。在MIG基本應用的基礎上開發頂層程序，根據TD-LTE無線綜合測試儀下行傳輸大容量基帶信號的設計要求，設計DDR2 SDRAM控制器。對DDR2 SDRAM數據寫入仿真波形如圖4所示。
    圖4是在Modelsim SE 6.5中截取的數據寫入的仿真圖，當state處于0001狀態，同時WRITE_EN拉高后，app_af_cmd信號為000，表明可以向DDR2 SDRAM中寫入數據，地址信號app_af_addr每次累加4，數據信號app_wdf_data交替發送測試數據0xedcb5432和0x1234abcd，數據通過FPGA和DDR2 SDRAM之間的雙向數據線ddr2_dq寫入到DDR2 SDRAM中。

3.2 綜合實現
    在Modelsim SE 6.5中完成測試仿真，當測試仿真準確無誤后，完成綜合實現，生成的比特文件下載到FPGA芯片中，進行板級調試與驗證。通過在線邏輯分析儀，觀測到的DDR2 SDRAM控制器讀/寫時序如圖5、圖6所示。

    圖5是在Chipscope中截取的一段DDR2 SDRAM寫操作的時序圖。在寫使能信號觸發的條件下，app_wdf_wren信號拉高，同時app_af_cmd信號為000指示寫操作，在app_af_wren的上升沿寫入地址，由于BL=4，地址每次累加4，“X”和“O”豎線分別對應的是第一、二個32 bit的數據（即4個16 bit數據），每個地址對應4個16 bit數據。由于選用的DDR2 SDRAM 具有2GB的存儲空間，每一個TD-LTE下行幀的IFFT數據存儲完就發送一次，數據量小于2GB，不用考慮會溢出的情況。
    圖6是在Chipscope中截取的一段DDR2 SDRAM讀操作的時序圖。在讀使能信號觸發的條件下，app_af_wren信號拉高，同時app_af_cmd信號為001指示讀操作，每一個時鐘沿寫入一個讀地址，每次地址累加4，在一段時延后，rd_data_valid信號拉高，指示有效數據輸出，rd_data_fifo_out輸出端口上依次輸出對應地址的數據。“O”豎線處的數據對應的就是“X”豎線處地址的第一個32 bit數據，也就是圖5中寫入的第一個數據。
3.3 設計優化
    針對DDR2 SDRAM控制器驗證調試時出現的異常/錯誤現象進行優化和改進：
    (1)時鐘觸發不穩定。TD-LTE系統設計中，內部模塊較多，由DSP提供一個100 MHz時鐘作為多個模塊的時鐘，造成時鐘觸發不穩定，影響數據采樣的穩定。
    優化方案：在時鐘觸發不穩定的模塊前，增加一個數字時鐘管理模塊（DCM），達到穩定時鐘、精確數據采樣的目的。
    (2)不同時鐘域之間數據傳輸。由于IFFT模塊也在FPGA中完成，而IFFT模塊的輸出時鐘和DDR2 SDRAM 控制器輸入時鐘頻率相位不同，造成數據采樣的錯誤。
    優化方案：在IFFT模塊和DDR2 SDRAM 控制器模塊之間增加一個異步FIFO模塊，這樣OFDM基帶信號就能正確寫入到DDR2 SDRAM中。
    (3)抖動現象。由于實際板子的影響，按下硬件信號復位時，發生了明顯的抖動現象。
    優化方案：在代碼編寫過程中，增加了去抖動程序，使代碼更加優化。例如高電平復位時，將復位信號擴展為10個全為1的比特（10’h3ff）進行判斷。
4 性能分析與結論
    DDR2 SDRAM設計使用Xilinx公司的高性能軟件ISE10.1[6]，選擇芯片為Xilinx公司Virtex-5系列的XC5SX95T(speed-2)，DDR2 SDRAM的型號為MT47H128M16,2GB存儲空間。綜合實現時，利用Synplify Pro 9.6.1進行邏輯優化后，運行的最大時鐘頻率為281.021 MHz，按照本文的設計實現方法，資源占用量得到很大程度的減少，因而資源占用情況已比較合理，詳細資源利用情況如表1所示。

    從基帶板調試驗證的結果看，大容量的OFDM基帶信號存儲到DDR2 SDRAM中，不僅節省了芯片內部的RAM存儲空間，而且大大提高了數據處理速度和精度。讀/寫操作的實現是由DDR2 SDRAM控制器內部控制的，從寫入數據和讀出數據的一致性看，DDR2 SDRAM控制器的設計滿足要求，為下一步數據的正確處理提供了可靠保證。該設計實例提供了仿真及實現具體流程，對于大容量高速高性能系統開發具有良好的參考和應用價值。
參考文獻
[1] 3GPP TS 36.211 v9.0.0：Physical Channnels and Modulation(Release 9).2009(12).
[2] Wang Xuzhi，Ma Yanru.Design of DDR2 SDRAM Controller for Video Post Processing Pipeline[C].2009(12).
[3] Chen Shuangyan，Wang Donghui.An Innovative Design  of the DDR/DDR2 SDRAM Compatible Controller[C].2005(10).
[4] Xilinx Memory Interface Generator(MIG) User Guide[M].UG086(v2.1).2008(9).
[5] 須文波,胡丹.DDR2 SDRAM控制器的FPGA實現[J].江南大學學報，2006(4).
[6] 胡彬.Xilinx ISE Design Suite 10.x FPGA開發指南-邏輯設計篇[M].北京：人民郵電出版社，2008.