引言

   本系列文章共三個部分，第1 部分重點介紹了如何準確地估算某個時鐘源的抖動，并將其與ADC 的孔徑抖動組合。在本文即第2 部分中，這種組合抖動將用于計算ADC 的信噪比(SNR)，之后將其與實際測量情況進行比較。

濾波采樣時鐘測量

    我們做了一個試驗，目的是檢查測得時鐘相位噪聲與提取自ADC 測得SNR 的時鐘抖動的匹配程度。如圖11 所示，一個使用Toyocom 491.52-MHz VCXO 的TICDCE72010用于產生122.88-MHz 采樣時鐘，同時我們利用Agilent 的E5052A 來對濾波相位噪聲輸出進行測量。利用一個SNR 主要受限于采樣時鐘抖動的輸入頻率對兩種不同的TI 數據轉換器（ADS54RF63 和ADS5483）進行評估?？焖俑道锶~變換(FFT) 的大小為131000 點。

圖11 濾波后時鐘相關性測試裝置結構

    圖12 所示曲線圖描述了濾波后CDCE72010 LVCMOS 輸出的測得輸出相位噪聲。131000 點的FFT 大小將低積分帶寬設定為~500 Hz。積分上限由帶通濾波器設定，其影響在相位噪聲曲線圖中清晰可見。超出曲線圖所示帶通濾波器限制的相位噪聲為E5052A 的噪聲底限，不應包括在抖動計算中。濾波后相位噪聲輸出的積分帶來~90 fs 的時鐘抖動。

圖12 濾波后時鐘的測得相位噪聲

    接下來，我們建立起了熱噪聲基線。我們直接從~35 fs 抖動的時鐘源生成器使用濾波后采樣時鐘對兩種ADC 采樣，而CDCE72010 被繞過了。將輸入頻率設定為10 MHz，預計對時鐘抖動SNR 無影響。然后，通過增加輸入頻率至SNR 主要為抖動限制的頻率，確定每個ADC 的孔徑抖動。由于采樣時鐘抖動遠低于估計ADC 孔徑抖動，因此計算應該非常準確。另外還需注意，時鐘源的輸出振幅應會增加（但沒有多到超出ADC 的最大額定值），從而升高時鐘信號的轉換率，直到SNR 穩定下來為止。

    我們知道時鐘源生成器濾波后輸出的外部時鐘抖動為~35 fs，因此我們可以利用測得的SNR 結果，然后對第1 部分（請參見參考文獻1）中的方程式1、2 和3 求解孔徑抖動值，從而計算得到ADC 孔徑抖動，請參見下面的方程式4。表3 列舉了每種ADC 測得的SNR 結果以及計算得孔徑抖動。

表3測得的SNR 和計算得抖動

利用ADC 孔徑抖動和CDCE72010 的采樣時鐘抖動，可以計算出ADC 的SNR，并與實際測量結果對比。使用ADC 孔徑抖動可以通過測得SNR 值計算出CDCE72010 的采樣時鐘抖動，如表4 所列。乍一看，預計SNR 值有些接近測得值。但是，將兩種ADC計算得出的采樣時鐘抖動與90 fs 測得值對比時，出現另一幅不同的場景，其有相當多的不匹配。

不匹配的原因是，計算得出的孔徑抖動是基于時鐘源生成器的快速轉換速率。CDCE72010 的LVCMOS 輸出消除了時鐘信號的高階諧波，其有助于形成快速升降沿。圖13 所示波形圖表明了帶通濾波器急劇降低未濾波LVCMOS 輸出轉換速率，以及將方波轉換為正弦波的過程。

圖13  時鐘抖動對采樣時鐘轉換速率的影響

表4 90-fs 時鐘抖動的SNR 結果

改善轉換速率的一種方法是：在CDCE72010 的LVCMOS 輸出和帶通濾波器之間添加一個具有相當量增益的低噪聲RF 放大器，參見圖14。該放大器應該放置于濾波器前面，這樣便可以將其對時鐘信號的噪聲影響程度限定在濾波器帶寬，而非ADC 的時鐘輸入帶寬。由于下一個試驗的放大器具有21 dB 的增益，因此我們在帶通濾波器后面增加了一個可變衰減器，旨在匹配濾波后LVCMOS 信號到時鐘生成器濾波后輸出的轉換速率。該衰減器可防止ADC 的時鐘輸入超出最大額定值。

圖14 帶通濾波器前面添加RF 放大器來降低轉換速率

    通過在時鐘輸入通路中安裝低噪聲RF 放大器，兩個數據轉換器重復進行了高輸入頻率的SNR 測量，其結果如表5 所示。我們可以看到，測得SNR 和預計SNR 匹配的非常好。使用下面的方程式5，計算得到的時鐘抖動值在90-fs 時鐘抖動的5 fs 以內，其結果通過相位噪聲測得推導得出。

表5  90-fs 時鐘抖動和RF 放大器的SNR 結果

未濾波采樣時鐘試驗

為了強調濾波采樣時鐘的重要性，在下一個試驗中，我們將時鐘帶通濾波器從CDCE72010 輸出端去除。在圖15 所示結構中，我們使用了E5052A 相位噪聲分析儀來捕獲時鐘相位噪聲。但是不幸的是，該分析儀對相位噪聲的測量僅達到　40-MHz 載波頻率偏移，并且在這點以外沒有給出任何相位噪聲特性的相關信息。

圖15 未濾波采樣時鐘輸入的測試裝置結構

    要設定使用未濾波時鐘時的正確積分上限，我們必須再一次復習一下采樣理論。CDCE72010 的未濾波時鐘輸出看起來像一種具有快速升降沿的方波，而其升降沿由時鐘頻率的基頻正弦波高階諧波引起。這些諧波的振幅比基頻低，且其振幅隨諧波階增加而下降。

   在采樣時間，基頻正弦波及高階諧波與輸入信號混頻，如圖16 所示。（為了簡單起見，僅顯示了一個諧波。）因此，三階諧波周圍的相位噪聲與輸入信號混頻，而第三諧波也形成一個混頻結果。但是，由于時鐘信號的第三諧波的振幅更低，因此該混頻結果的振幅也被降低。

圖16 采樣時間時鐘基頻及其諧波與輸入信號混頻

   兩個采樣信號組合在一起時，我們可以看到，一旦振幅差異超出~3 dB 時，由第三諧波引起的總相位噪聲減弱為最小。由于基頻和第三諧波之間的交叉點為2 × fs，將寬帶相位噪聲積分至2 × f_s可以得到相當準確的結果。

   如后面圖19 所示，CDCE72010 的未濾波LVCMOS 輸出相位噪聲在–153 dBc/Hz 附近穩定，其始于~10 MHz 偏移頻率，原因可能是LVCMOS 輸出緩沖器的熱噪聲。ADS54RF63 EVM 具有~1 GHz（受限于變壓器）的時鐘輸入帶寬；因此理論上而言，應該可以對相位噪聲求積分為~1GHz（在900-MHz 偏移頻率的3dB 時下降）。這會帶來~1.27 ps 的采樣時鐘抖動，并將f_IN = 1GHz 的SNR 降至~42.8 dBFS!

圖17 低通濾波器前面添加RF放大器來降低轉換速率

圖18 不同低通濾波器限制相位噪聲

圖19 外推(extrapolate)123-MHz 偏移頻率的未濾波相位噪聲

    實際SNR 測量結果比表6 所列要好不少。對比實際測量結果，計算得時鐘抖動和SNR 之間存在巨大的差異。這表明，LVCMOS 輸出的相位噪聲實際較好地限定在由變壓器決定的900-MHz 偏移頻率界限以內。

表6 1.27-ps 時鐘抖動的SNR 結果

    為了證明未濾波時鐘信號的相位噪聲需要積分至約兩倍采樣頻率，我們實施了如下試驗：在CDCE72010 輸出和ADS54RF63 時鐘輸入之間添加不同的低通濾波器。

    需要注意的是，與先前試驗中的帶通濾波器一樣，3X 時鐘頻率以下帶寬的低通濾波器降低了時鐘信號的轉換速率。低通濾波器消除了會產生更快速時鐘信號升時間和轉換速率的高階諧波，從而增加了ADC 的孔徑抖動。正因如此，我們將前面試驗的相同低噪聲RF 放大器添加到時鐘通路，并且利用可變衰減器讓轉換速率匹配信號生成器（參見圖17）。

    將不同轉角頻率的低通濾波器用于ADS54RF63 的采樣時鐘（如圖18 所示），得到了一些如表7 所列有趣值。該試驗結果表明，LVCMOS 輸出對時鐘抖動的相位噪聲影響被限制在約200 到250 MHz，其相當于122.88-MHz 時鐘信號的80-MHz 到130-MHz 偏移頻率，并約為2x 采樣頻率。因此，將寬帶相位噪聲擴至123-MHz 偏移頻率，會產生~445 fs 的時鐘抖動，如圖19 所示。理想情況下，積分下限應該位于500 Hz 處（原因是選擇的131000點FFT）；但是，500-Hz 到1 kMz 偏移頻率的抖動貢獻值極其低，因此為了簡單起見其在本測量中被忽略。

表7A DS54RF63 的測得SNR

利用調節后的相位噪聲曲線圖，計算得抖動較好地匹配了SNR 測量結果，其在ADS54RF63 和ADS5483 的10 到30 fs 范圍內（參見表8）。考慮到在第三諧波周圍可能存在相位噪聲的較小時鐘抖動影響，該計算得SNR 只是一種非常接近的估算結果。

表8 445-fs 時鐘抖動的SNR 結果

表9 濾波后及未濾波時鐘的測得SNR

結論

    本文介紹了使用某個濾波或未濾波時鐘源時，如何正確地估算數據轉換器的SNR。表9 概括了得到的結果。盡管時鐘輸入的帶通濾波器對于最小化時鐘抖動是必要的，但實驗表明它會降低時鐘轉換速率，并使ADC 的孔徑抖動降級。因此，最佳的時鐘解決方案應包括一個限制相噪影響的帶通濾波器，以及一定的時鐘振幅放大和轉換速率，目的是最小化ADC 的孔徑抖動。

   本系列文章的第3 部分將介紹一些如何提高現有時鐘解決方案性能的實用實施方法。