隨著現代電子信息技術的迅猛發展，處理信號的帶寬變得越來越高。為了滿足對較寬頻域范圍內的高頻周期、瞬態非周期信號的準確、實時處理，必須要有一種高采樣率、高分辨率的信號采集模塊，以便完成對高速、復雜信號的快速采樣、存儲和傳輸。本文中提出的高速信號采集存儲及光纖傳輸系統采用Altera公司的Stratix IV處理平臺，主要完成高速數據流分組、寬帶數字下變頻，以及可變帶寬的信道化濾波等數字信號實時預處理工作和控制；實現對DDR2 SDRAM SODIMM內存條的控制，完成本地數據的緩存操作[1]；實現64 bit的CPCI接口，完成與上位機的通信功能[2]；實現高速數據的光纖傳輸。該系統集成度高，性能穩定，有著較好的應用前景。1 系統方案設計

    本設計中數據采集模塊采用2個12 bit的A/D（AD9434BCPZ-500）進行數據采集。系統主要是對所采集數據進行處理，包括數字下變頻、FFT變換等工作，并把處理后的數據先存入1 GB的DDR2 SDRAM SODIMM中，采集一定容量后就不再往DDR2 SDRAM存數據，等待上位機讀取DDR2 SDRAM內存中的數據后再繼續存取。上位機通過CPCI接口讀取數據，并對讀取的數據進行頻譜分析、包絡解調和實時顯示。當操作者觀測到數據穩定可以進行遠距離傳輸時，便通過上位機發出啟動傳輸命令，傳輸通路被使能，光纖高速傳輸部分開始工作，從而開始數據高速傳輸。應對數據傳輸速率大于數據采集速率的情況，在數據發送模塊中增加數據整合操作，并對整合后的數據進行異步緩存，用來解決數據的跨時鐘域問題。整合后的數據按照FC協議標準打包成幀[3]、8B/10B編碼、和高速并/串轉換，最后通過光模塊把高速串行數字信號轉換為光信號進行傳輸[4-5]。系統總體方案圖如圖1所示。

2 主要FPGA邏輯模塊設計
2.1 FPGA邏輯設計總體方案
    如圖2所示，整個系統以FPGA為核心[6]，FPGA的工作可以劃分為邏輯控制和數據傳輸兩大部分。FPGA通過PCI 9656接收上位機的控制命令字，控制A/D采集、數據傳輸的工作，并協調整個系統的工作；同時FPGA要上傳A/D采集到的數據。

2.2 PCI 9656本地接口以及系統控制邏輯模塊
    首先當PCI 9656獲得來自PCI總線的寫命令和寫數據之后，開始向本地請求總線控制權；得到總線控制權后，ADS信號向下跳變，持續一個周期的負電平，同時送出本地寫地址和寫數據，寫信號有效一個時鐘周期后，若本地總線返回的Ready#信號為低電平，說明本地已接收到了數據，PCI9656就會送出下一個寫地址和寫數據；若該信號為高電平，則上一個寫地址和數據將會繼續保持，直到該信號轉為高電平[7-8]。
2.3 A/D采集數據接收模塊
    數據采集卡使用TI公司最高采樣率為500 MS/s的12 bit AD9434BCPZ-500芯片，該芯片在500 MS/s采樣率下的隨路時鐘是500 MHz。在FPGA內部用A/D的隨路鐘可以對采樣數據進行解串，為了降低數據輸入速率，以面積換速度的原則，選用4倍LVDS解串，輸出解串時鐘為125 MHz，數據寬度為48 bit。解串后48 bit并行數據相鄰12 bit按位交錯，需要重新進行排列組合，使其高低12 bit分別為一個完整數據。
2.4 DDR2 SDRAM控制器及本地接口邏輯設計
2.4.1 DDR2 SDRAM控制器本地讀邏輯
      當PCI 9656以DMA方式讀取本地DDR2 SDRAM中的數據時，該模塊向DDR2 SDRAM控制器發送讀數據請求信號local_read_req，同時將讀地址送出。當DDR2 SDRAM控制器輸出的local_rdata_valid信號有效時，表示讀數據已送出，此時鎖存這些數據，并將這些數據送出給PCI 9656。判斷local_ready信號，如果該信號有效，則可繼續向DDR2 SDRAM控制器發送讀請求；如果該信號無效，則等待直到信號有效再發起讀請求。直到PCI 9656讀空DDR2 SDRAM中的數據[9-10]。
2.4.2 DDR2 SDRAM控制器本地寫邏輯
    A/D采集的數據先存入兩個異步FIFO中，兩個FIFO作乒乓操作。當其中的一個FIFO滿時，向DDR2 SDRAM控制器本地發出寫DDR2請求。本地控制器在接收請求以后，發出FIFO固定深度字節數的請求，然后回到等待FIFO空狀態，當接收到空信號后，跳回等待寫狀態，等待FIFO再次滿。如此反復，直到寫滿固定的容量后跳回IDLE狀態[11]。狀態轉換如圖3所示。

2.5 基于FC協議的光纖傳輸機制設計
2.5.1 幀的生成
    幀的構成包括起始界定符、幀頭、數據載荷區、CRC校驗位和終止界定符幾個部分。幀生成模塊在狀態機的控制下，在不同的階段，完成相應幀的組裝過程。發送的幀包括PLOGI（登錄幀）、LOGO（注銷幀）和數據幀。幀生成模塊內部功能結構如圖4所示。

3 系統調試及結果分析
    本系統采用Altera公司的Stratix IV GX系列芯片,設計經Quartus II 10.1全編譯。由其編譯報告可知該硬件系統的實現占用了較少的硬件資源，這為以后實現多路光纖通道傳輸的設計提供了足夠的資源。因本系統有兩個光纖端口，所以在測試時采用自測試模式，用一個作為發送口，另外一個作為接收端口，同時本地只使能一路A/D。現對60 MHz的中頻調制信號采集、傳輸、接收后給上位機，上位機對接收到的數據進行譜分析和解調，測試結果如圖6所示。

    從圖6可以看出，上位機顯示的是接收端接收到的正弦波（調制波）的信號波形，與發送前監測的原始數據波形一致。說明系統能正確恢復采集到的信號，基本滿足設計要求。
    本文在研究了光纖通道協議的幀結構及不同服務類型的交互方式的基礎上，參考了光纖通道協議第三類服務，結合當前自動測試系統的應用需求，設計了一個基于光纖的高速信號采集、存儲及光纖傳輸系統。DDR2 SODIMM內存條和光纖傳輸技術的應用使得系統成本得到降低，且系統的主要數據處理、控制和傳輸協議都在FPGA中實現，很大程度上降低了系統復雜度，使得系統性能、集成度和穩定性得到很大的提高，同時增加了系統設計的靈活性。
參考文獻
[1] JEDEC Standard No.21C.200-Pin DDR2 SDRAM unbuffered SO-DIMM design specification[S].2008.
[2] Agilent.U1080A acqiris high speed CPCI digitizer with onboard FPGA processing[A].2012.
[3] American National Standards Institute(Rev 1.90).Fiber channel-framing and signaling(FC-FS).FC-FS Draft Standard[S].2003：62-70.
[4] 李霖.基于光纖通道的LVDS視頻數據傳輸系統接收端設計與實現[D].成都：電子科技大學，2009.
[5] American National Standards Institute(Rev 1.90).Fibre channel-link service(FC-LS).FC-LS Draft Standard[S].2006.
[6] Altera.Stratix IV Device Handbook[A].2009.
[7] 黃紹錦.基于CPCI總線的中頻信號處理模塊的設計[D]. 成都：電子科技大學.2008.
[8] SFF Committee.SFF-8431(Revision 4.1).SFF-8431 specifications for enhanced small form factor pluggable module SFP+[S].2009.
[9] 周楠，王志剛.數據采集卡光纖高速收發模塊的設計[J].光通信技術，2011(12)：28-31.
[10] PCI-SIG.PCI Local Bus Specification(Rev.2.2)[S].1998.
[11] 任穎.DDR2 SDRAM在高端數字存儲示波器中的應用[D].成都：電子科技大學，2009.