雷達視頻信息的壓縮與傳輸是雷達數據處理的重要環節，它將來自雷達接收機中的目標信息回波視頻信號進行采樣、壓縮與傳輸，在顯控臺中進行圖形圖像疊加，實現多窗口畫面一次信息與二次信息的綜合顯示，獲取敵我態勢、目標運動參數、系統運行狀態等大量信息，輔助指揮員做出判斷和決策[1]。

    針對雷達視頻數字化、傳輸網絡化的發展趨勢，本文基于最新大規模邏輯FPGA和高性能DSP芯片，結合圖像處理理論，對雷達視頻回波信號進行數字化采集、壓縮與網絡化傳輸，并對適用雷達圖像的壓縮算法進行了算法驗證，為今后研究基于雷達視頻目標回波信號的目標檢測、特征研究和模式識別等提供了依據，以適應雷達視頻處理通用性和可擴展性發展的要求。
1 平臺設計
1.1總體框架
    雷達視頻處理具有如下特點：
    (1)采樣速率高：雷達是靠天線按一定的方向特性做360°旋轉，每間隔一定的角度向空間發射電磁波，電磁波在傳輸途中遇到目標后產生二次輻射，其中一部分返回雷達處(稱為回波)，由此可以獲取目標的空間坐標、速度、特征等信息。由于電磁波按照光速傳播，且目標尺寸可變（最小幾米），因此要求視頻信號采樣足夠高，不能丟失目標。
    (2)數據處理負荷任務重：按照每秒4 096個方位，每個方位5 000個采樣點，256級量化(8 bit)，則需要處理數據為4 096×512×8=160 Mb/s，數據量大且集中。為此，需要進行數據組織等預處理工作，合理設計軟件與硬件分工，優化數據處理流程，便于傳輸[2]。
    (3)強實時性：由于軍用與民用雷達應用實時性的要求，必須設計高速率的數據傳輸通道，對雷達視頻信號龐大的數據量進行壓縮，減少傳輸數量，提高通信速度，實現目標實時顯示、輔助決策。
    結合以上特點，基于高性能DSP和FPGA構建了雷達視頻壓縮與傳輸平臺， 系統設計的原理框圖如圖1所示。

    每個平臺支持一部雷達視頻信號，每部雷達接口信號包括二路模擬視頻(對海、對空等)與三路脈沖信號(正北、觸發、方位等)。模擬信號經過高速A/D變換后，以數字信號輸入到FPGA中。FPGA對模擬視頻信號與脈沖信號進行同步采樣,對數據進行重組。DSP通過EMIF接口獲取每幀數據，緩存壓縮后，通過以太網進行網絡發送。
1.2 數據采樣
    本平臺距離分辨率達到2 m，A/D轉換器的采樣頻率需要達到75 MHz。平臺采用模擬器件公司的高速低功耗的芯片AD9215作為模數轉換芯片,1 Vp-p差分輸入信號幅度,線性數據編碼格式輸出,最高采樣頻率達到105 MHz。AD9215采樣時鐘由FPGA內部鎖相環提供，軟件控制時鐘采樣頻率。最高設定頻率75 MHz,基本量化距離為2 m。
    平臺面向的并不是微弱小信號，因此3路雷達模擬信號經無源阻抗匹配網絡衰減后,直接進入模數轉換器進行模數轉換。
1.3 FPGA數據處理
　　由于雷達視頻信號中含有大量的雜波，并且具有較強的隨機特性，如果不先對其進行一定的處理，DSP高速并行處理能力將受到限制，且直接影響雷達視頻處理的實時性。為此，需要FPGA對雷達視頻信號進行處理。FPGA設計框圖如圖2所示。

    FPGA選用Altera公司的Stratix II系列EP2S30F672C4N芯片[3]，主要資源應用如下：
    (1)時序控制與通信接口: 使用內部33 KB邏輯單元(LE)；
    (2)片內時鐘樹設計并輸出A/D采樣時鐘：使用內置增強型PLL鎖相環與快速PLL鎖相環；
    (3)雙端口RAM數據緩存：使用嵌入式內存塊，器件內存總量為1.3 MB。
    雷達模擬視頻信號通過A/D變換為原始雷達數字視頻信號，與其他3路脈沖雷達信號一起送入FPGA。通過FPGA的可編程電路進行時序控制和預處理，同時產生地址和控制信號，從而將數字視頻信號送入雙口RAM的指定地址，便于DSP進行讀取。
    雙口RAM存儲器容量為16 KB，使用時分為上下兩個體，各8 KB，輪流寫入采樣后的視頻。為防止小目標丟失，須設定采樣頻率75 MHz，基本量化距離為2 m；由于RAM存儲容量限制，如果直接把數據存入RAM中，那么采樣距離只有8 km×2=16 km。為此，在FPGA中對數據進行10選1處理。在連續采樣10點中統計最大值，存入RAM。采樣距離為8 km×2×10=160 km。如果需要提高采樣距離，則可以降低采樣頻率(15 MHz，10 m精度)或提高統計極值長度(如20:1，320 km)。
    FPGA按照乒乓模式緩存數據一幀,同步采樣模擬視頻信號與脈沖信號，數據重組,降低DSP工作負荷，充分發揮其信號處理特長，提高實時性。
1.4 數據壓縮與網絡發送
    (1)DSP數據處理硬件平臺
    DSP通過EMIF接口從FPGA讀取視頻數據,并進行緩存壓縮，然后通過以太網發送視頻數據。處理流程如下：    DSP芯片選用TI公司的TMS320C6455BZTZ，該芯片屬于高速定點數字信號處理芯片。為提高實時性，本設計中選用1.2 GHz最高運行時鐘，內置大容量一級緩存、二級緩存與 ROM，該芯片可以滿足視頻壓縮、解壓縮技術指標的要求。TMS320C6455BZTZ具有64位外部總線，可外接引導用Flash，并可實現與FPGA芯片的數據傳輸； 內置DDR2內存控制器(DDR2 533),總線16 bit/32 bit可選，可用于連接DDR2內存，緩存圖像數據；內置10/100/1 000 Mb/s  以太網介質訪問控制器(EMAC)，可以支持MII、RMII、GMII和RGMII等多種網絡接口，擴展系統的功能，滿足設計需要[4]。DSP處理流程如圖3所示。

    網絡芯片負責將壓縮視頻數據傳送到交換機或顯控臺，選擇Intel公司的PHY芯片LXT971ALE,支持10BASE-T/100BASE-TX網絡模式，外接隔離變壓器，可以滿足本設計中百兆以太網的要求。
    (2)雷達視頻實時壓縮算法
    雷達視頻回波信息中包含大量的冗余數據[2]，主要體現陸地、島嶼等靜態物體的回波,通過雷達顯示圖像為各幀之間不變的像素;雷達數據中噪聲和雜波較多，占總數據量的80%以上；運動物體的回波在相鄰幾次掃描中位移變化很小，通常會有相當的部分重疊，在視頻圖像上各幀間圖像的變化很少,甚至只有幾個像素差別。
    利用雷達視頻信號的空間和時間相關性特點，對雷達視頻信號進行二維壓縮,把N個相鄰的方位角數據組成一幅M×N的回波圖像進行壓縮，其中M為一個方位角上視頻回波信號采樣點數。壓縮算法采用小波變換，具有多分辨分析能力，與實際雷達多量程P顯、粗A顯示、精A顯示等，由全貌到細致、由粗到精的顯示方式相一致。視頻網絡中的不同顯控終端可以以各自不同的分辨率來觀察其視頻圖像。壓縮實現框圖如圖4所示。

    回波圖像經過分解后，頻帶被分為LLn、LHn、HLn和HHn(n為分解級數)4個子帶。其中LL子帶反映了下一尺度的概貌，其余3個子帶分別反映圖像在水平、垂直和對角線方向的高頻細節信息。遞歸這一過程,對分解后的低頻子帶繼續分解，直到滿足壓縮指標或精度要求。
    (2)門限處理
    回波圖像經過多尺度二維小波分解后能量幾乎總是集中在低頻的子圖像(LL)中，并從低頻到高頻(LH、HL、HH)遞減分布。低頻部分反映雷達視頻回波圖像的主要特性，高頻部分反映回波圖像的細節信息。由于高頻成分對顯示效果貢獻不明顯，因此對高頻成分采用硬門限處理方法以提高后續編碼的效率，同時保留原始信號的一些尖銳特性，防止小目標丟失。
    (3)編碼
    門限處理后，圖像數據包含大量零數據（無效數據位與低于門限的圖像數據），因此本算法中采用游程編碼和Huffman編碼相結合的編碼方法。首先進行游程編碼，統計零數據個數，然后進行Huffman編碼形成壓縮碼流，通過網絡進行傳輸。
2 設計驗證

    視頻處理平臺設計完成后，對接雷達視頻，并實際驗證平臺性能。采用黑色背景、綠色目標，在屏幕上可看出明暗及亮度變化,每次掃描能反映出雷達回波對目標顯示的更新。
    平臺主要性能指標如下：
    (1)單路視頻碼率：≤10 Mb/s；
    (2)基本量化距離：2 m；
    (3)視頻灰度等級：8 bit；
    (4)實時性：視頻延時<40 ms。
    針對雷達視頻數字化、傳輸網絡化的發展趨勢，本文基于最新大規模邏輯FPGA和高性能DSP芯片，結合圖像處理理論，將雷達視頻信號進行數字化采集、壓縮與網絡化傳輸，并對雷達圖像適用的壓縮算法進行了算法研究,單路視頻碼率小于10 Mb/s；最大視頻采樣數率為75 MHz，視頻延時<40 ms。為今后研究基于雷達視頻目標回波信號的目標檢測、特征研究和模式識別等提供了基礎，在指火控系統等領域具有廣泛的應用前景。
參考文獻
[1] 李俠,董鵬曙,黃樹軍，等.現代雷達技術[M].北京：兵器工業出版社，2000.
[2] 索繼東，莫翠君.VTS雷達圖像的壓縮[C].大連海事大學校慶90周年論文集，大連:大連海事大學出版社，1999.
[3] Altera company. The Stratix II handbook [EB/OL].[2007-05-01].http://www.altera.com.cn/support/devices/stratix2/dev-stratix2.html .
[4] TI company. TMS320C6455 Fixed-paint digital signal processor databook[EB/OL].[2012-03-28].http://www.ti.com/product/tms320c6455.