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Virtex-7 FPGA Gen3 Integrated Block Completion timeout機制

2014-01-02
關鍵詞: FPGA Virtex-7

任何一種 split 交易協議都存在 Requesters 得不到期望的 Completion 的風險。為了允許 Requesters 使用一種標準方式從這種情況下恢復,規定了 Completion timeout機制。


PCIE 規范規定發出需要 Completions 的 Requests 的 PCIE 設備必須實現 Completion Timeout 機制。配置 Requests 除外。PCIE 設備每發出一個需要 Completions 的Requests,Completion timeout 機制被激活。PCIE Root Complexes, PCI Express-PCI Bridges, 和 Endpoints 需要實現 Completion timeout 機制。Switches 不需要主動發起操作,因而不需要 Completion timeout。


Completion timeout 可以通過配置軟件禁止。配置寄存器 Device Control 2 的bit 4 控制 Completion Timeout 的禁止。

 

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圖1

 

在V7的Gen3 Integrated Block中,對Completion Timeout的實現有一些特殊的地方,在應用時需要加以注意。


首先,配置寄存器Device Control 2的bit[3:0]規定了Completion timeout的值,bit4控制Completion timeout的disable。這一部分和規范一致。

 

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圖2

 

此外,在Gen3 Integrated Block的屬性里面,有一些屬性和Completion timeout相關。首先是PF0_DEV_CAP2_CPL_TIMEOUT_DISABLE,這個屬性控制是否允許Completion timeout被disable。默認這個屬性是設置為FALSE的。如果需要修改這個屬性,需要在相應的verilog/VHLD代碼里面修改。

 

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圖3

 

其次還有TL_COMPL_TIMEOUT_REG0/1這兩個屬性,控制timeout的值。這兩個屬性分別對應evice Control 2的bit[3:0]設置為0101和0110的情況。這兩種設置下,timeout的值由這兩個屬性控制。同樣,這兩個屬性也可以通過相關的verilog/VHLD代碼修改。

 

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圖4

 

事實上,雖然Device Control 2的bit[3:0]定義了9種timeout的值,只有bit3[3:0]設置為0101和0110時,Gen3 Integrated Block的Completion timeout機制才能工作。設置為其他值時,Completion timeout機制并不工作。這一點要特別注意,如果需要timeout機制,一定要把Device Control 2的bit[3:0]設置為這兩個值中的其中一個。


當出現timeout時,在Requester Completion總線上,completion的bit[15:12]將設為1001,表示出現timeout。這時,Completion只有bit 30(request Completed bit), bits [71: 64] (tag field) 和bits [55: 48](requester Function field)有效。

 

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圖5

 

下圖是一個仿真得到的TIMEOUT波形,設置Device Control 2的bit[3:0]為0x5,設置PF0_DEV_CAP2_CPL_TIMEOUT_DISABLE為FALSE,設置TL_COMPL_TIMEOUT_REG0/1為0x1(為了縮短仿真時間)。當Requester沒有得到Completion,timeout以后,可以看到RC總線上出現了1001的Error code。

 

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圖6

 

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