隨著衛(wèi)星導航定位設備的小型化甚至芯片化，以個性化移動信息為核心的移動導航產品市場越來越廣闊。各種嵌入式電子產品種類越來越豐富，集成了衛(wèi)星定位于移動通信組件的移動終端產品將得到快速發(fā)展。在移動終端中，必須要考慮移動終端的功耗問題，所以低功耗的導航芯片市場需求非常大。發(fā)展自主研發(fā)的低功耗接收機芯片，無論是對發(fā)展導航衛(wèi)星系統(tǒng)還是接收機設備都具有重要的戰(zhàn)略意義和市場價值。
    在芯片設計領域，低功耗已經成為與性能同等重要的設計目標。功耗制約著芯片性能的進一步提高，并且增加了集成電路的成本。當前在超深亞微米工藝下的SoC設計過程中，需要在系統(tǒng)級、體系結構、RTL級、門級以及最后的版圖級進行協(xié)同設計，才能同時保證提高性能和減少功耗。從越高的層次去考慮功耗問題，芯片功耗優(yōu)化的幅度就越顯著[1-2]。所以，本文從系統(tǒng)級和結構級來降低導航基帶處理器芯片的功耗。
1 低功耗基帶處理器的架構
    導航接收機的內部機構如圖1所示，沿其工作流程的先后順序，通常分為射頻(RF)前端處理、基帶數(shù)字信號處理和定位導航計算三大模塊。射頻前端處理采用ASIC形式實現(xiàn)；導航定位和用戶界面是由通用CPU運行用戶程序來實現(xiàn)；根據(jù)基帶數(shù)字信號處理和導航定位計算的不同，實現(xiàn)方式分為3種不同的結構。

    參考文獻[3]中提到了軟件式的接收機結構，衛(wèi)星信號經射頻前端下變頻到中頻信號，進行A/D采樣之后，直接進入到主處理器內進行處理，信號的捕獲、跟蹤、定位解算及導航都是在主處理器內完成的。這種結構的優(yōu)點是設計靈活度比較高；缺點是需耗用大量的主處理器運算資源(大于100 MIPS)，功耗較大。參考文獻[4]中提到了獨立式接收機結構，獨立式的基帶結構完成從中頻信號輸入到定位結果輸出的工作。這種結構的優(yōu)點是性能好，可以升級固件算法；缺點是除了能增加導航功能外，其他功能不易加入。參考文獻[5]中提到了主處理器式的接收機結構，主處理器式的基帶結構僅完成衛(wèi)星信號的捕獲和跟蹤功能，而沒有定位解算和導航功能。該結構的優(yōu)點是導航功能由外接主處理器運行，能減少芯片組的尺寸和成本；缺點是主處理器硬件平臺及操作系統(tǒng)必須開發(fā)出相應的驅動程序，增加開發(fā)時間和成本，功能升級復雜度較獨立式結構高。
    3種方式中，主處理器的輸入數(shù)據(jù)率最高的是軟件式基帶處理結構，主處理器式基帶結構的輸入數(shù)據(jù)率居中，獨立式基帶結構的輸入數(shù)據(jù)率最低。所以針對低功耗的設計方案，獨立式的方案最優(yōu)。獨立式基帶結構的導航芯片適合集成到手機中，手機的主處理器可以作為外接處理器使用。最重要的是獨立式的基帶結構的功耗很低，適用于手持設備中。
    基于基帶處理器芯片的靈活性和低功耗，本文提出了在獨立式結構的基礎上，采用軟硬件結合的方法來實現(xiàn)衛(wèi)星信號的捕獲、跟蹤以及導航結算。軟件不能實時處理或者使用軟件性能達不到要求的部分用相應的硬件完成，盡可能做到硬件邏輯電路實施高速且簡單的處理。
2 低功耗基帶處理器的模塊劃分
    在獨立式結構接收機的基礎上，改進的接收機的模塊劃分如圖2所示，采用基于ARM Cortex-M3的SoC硬件平臺。整個基帶處理器主要包括快速捕獲模塊、相關器通道以及運行環(huán)路控制和導航算法的Cortex-M3。整個平臺采用了寄存器控制的工作方式，對于軟件控制，只需要配置和讀取相應寄存器就能實現(xiàn)對硬件的控制。
2.1 處理器內核
    如圖2所示，環(huán)路控制邏輯和電文處理都是在處理器中完成的，所以選擇了性能好、功耗低、中斷響應速度快的Cortex-M3處理器。ARM Cortex-M3是基于ARMv7架構的32位處理器，集成了CM3Core的中心處理器內核和先進的系統(tǒng)外設，實現(xiàn)了內置的中斷控制。它具有出色的計算性能和對事件的卓越系統(tǒng)響應能力，同時可以應對低動態(tài)和靜態(tài)功率限制的挑戰(zhàn)[6]。ARM Cortex-M3具有以下優(yōu)勢：(1)三級流水線和分支預測功能，提高處理器的指令執(zhí)行速度。(2)采用哈佛結構，獨立的指令總線和數(shù)據(jù)總線，可以同時進行取指和數(shù)據(jù)讀寫操作，從而提高了處理器的運行性能。(3)內置嵌套向量中斷控制器(NVIC)，其中斷延遲只有12個時鐘周期(ARM7需要24~42個周期)。采用尾鏈技術，使得背靠背中斷的響應只需要6個時鐘周期。(4)內核支持低功耗模式，支持3種功耗管理模式：通過一條指令立即睡眠；異常或中斷退出時睡眠；深度睡眠。這使整個芯片功耗控制更加有效。

2.2 快速捕獲系統(tǒng)
    快速捕獲模塊由混頻器、匹配濾波器、積分器和峰值比較器依次連接而成。快速捕獲模塊采用大規(guī)模捕獲引擎(SUPASE)獲得導航信號的初步碼相位和頻率信息。SUPASE具有二維并行搜索能力，可以同時搜索2 046個碼相位以及最多15個多普勒頻率，并且可以根據(jù)系統(tǒng)存儲器的容量來配置搜索并行度。SUPASE 支持多種衛(wèi)星信號，支持弱信號的捕獲，并且具有強信號掃描能力。只需采用1 ms的相干積分和1次非相干積分，而不需要存儲器，就可以快速搜索強信號。SUPASE具有智能檢測功能，SUPASE能夠定時檢測信號峰值，并自動提前完成當前捕獲。
2.3 相關器結構
    相關器引擎包含32個獨立的相關器通道，每個通道包括載波NCO、碼NCO、多功能擴頻碼產生器、數(shù)字混頻器以及相關單元。不同相關單元的碼相位間隔可以通過配置寄存器來實現(xiàn)。通過配置多功能擴頻碼產生器，每個相關器通道可以獨立或者同時接收各種衛(wèi)星信號[7]。
    如圖3所示，相關器單通道包含以下模塊：(1)載波NCO模塊，實現(xiàn)不同衛(wèi)星導航系統(tǒng)中的載頻波。(2)載波剝離模塊，對數(shù)字中頻信號進行載波剝離，將其變頻到基帶。(3)碼NCO模塊，是實現(xiàn)不同衛(wèi)星導航系統(tǒng)的偽碼時鐘。(4)碼解擴模塊，基帶IQ數(shù)據(jù)進入碼解擴模塊后剝離偽隨機碼,得到單載波信號。(5)累加器模塊，碼剝離后的單載波信號有3路：超前(E)、即時(P)和滯后(L)，分別對3路信號進行累加。(6)本地偽碼產生器模塊，根據(jù)不同衛(wèi)星導航系統(tǒng)偽碼特性,與處理器配合生成本地偽碼。

    除了上述的模塊之外，RTC提供時間基準修正是通過處理器采用時間基準模塊記錄的快速捕獲模塊與相關器時鐘之間的偏差來修正快速捕獲模塊輸出的碼相位，將該碼相位信息傳送給相關器通道，使快速捕獲模塊和相關器通道達到同步。
    導航基帶處理器通過多個模塊協(xié)同工作來降低功耗。導航基帶處理器模塊通過處理射頻前端輸出數(shù)字中頻信號；對輸入的數(shù)字中頻信號進行大規(guī)模并行捕獲，獲得導航信號初步的相位和頻率信息，送給相關器；相關器完成相應相位和頻點的去載波相關，然后將數(shù)據(jù)進行累加，并存儲在寄存器中。微處理器對快速捕獲模塊和多通道相關器進行流水線調度，同時分配下一個快速捕獲模塊的衛(wèi)星信號，并對處理器對相關器通道給出的數(shù)據(jù)進行快速檢測算法處理，最終實現(xiàn)對導航信號快速、準確的捕獲，高效協(xié)調利用相關器通道，達到節(jié)省電路資源和降低系統(tǒng)功耗的目的。
3 基帶處理器的低功耗方案
    衛(wèi)星導航信號快速捕獲系統(tǒng)在微處理器的控制下，快速捕獲模塊和相關器模塊按照如圖4所示的主流程采用流水線方式進行系統(tǒng)工作。該流程主要涉及快速捕獲算法模塊的控制和運行以及相關器模塊通道的控制和通道處理。
    快速捕獲模塊在微處理器的控制下快速開啟、連續(xù)工作，相關器多個通道在微處理器的控制下動態(tài)配置，保證快速捕獲模塊運行得到的若干峰值對應的碼相位值和頻點信息快速地配置到一個相關器通道，連續(xù)不斷完成相干處理和非相干處理，并將閑置通道關閉，既能快速、準確捕獲GPS衛(wèi)星信號，又能高效協(xié)調復用[8]相關器模塊的通道，達到節(jié)省電路資源和降低系統(tǒng)功耗的目的。
    在捕獲到足夠的衛(wèi)星并定位后，處理器關閉捕獲引擎。處理器在解算完成后，自動進入休眠模式。
4 測試結果分析
    對基帶處理器的功耗測試，其目標是測量其工作中的電流，主要包括PLL的工作電流、基帶處理器中各個模塊的電流、I/O模塊的電流以及處理器其他外設的電流。除此之外，基帶處理器在休眠模式和待機模式下功耗也很低。各個模式和各個模塊的電流如圖5所示。

    基帶在睡眠模式下處理器不工作，只有外設模塊運行，可以通過中斷來喚醒。待機模式下，處理器和外設模塊都不工作，只能通過RTC中斷和外部中斷喚醒。
    本文將軟件接收機理念應用到硬件接收機中，通過存儲本地偽碼擴展相關通道，基于SoC可編程系統(tǒng)擴展環(huán)路控制及導航電文等處理，通過SoC系統(tǒng)分析外部各項控制指令，實現(xiàn)快速、實時的控制，具有靈活性高、功耗低的特點。該方案已成功應用到量產的導航芯片上，證明了該設計方案的可靠性和實用性。
參考文獻
[1] 郭煒，魏繼曾，郭箏，等.SOC設計方法與實現(xiàn)(第二版)[M]. 北京：電子工業(yè)出版社，2011.
[2] KEATING M，F(xiàn)LYRM D，AITKEN R，et al.Low power methodology manual[M].Springer，2007.
[3] TSUI J B.Fundamentals of global positioning system receivers：a software approach[M].New York：Wiley，2000.
[4] 許諾.GPS接收機協(xié)處理器芯片設計[D].北京：中國科學院研究生院，2008.
[5] 巴曉輝.GPS基帶接收機算法及其SoC芯片實現(xiàn)研究[D]. 北京：中國科學院研究生院，2007.
[6] YIU J.The definitive guide to the ARM Cortex-M3[M].[S.L]：Newnes，2009.
[7] 謝鋼.GPS原理與接收機設計[M].北京：電子工業(yè)出版社，2009.
[8] 朱亮，陸明泉，馮振明.北斗系統(tǒng)B1頻段導航信號的多路復用策略研究[J].電子技術應用，2012，38(7)：91-94.