概述

　　隨著集成電路技術的發展，用傳統的方法進行芯片或系統設計已不能滿足要求，迫切需要提高設計效率，因此能大大降低設計難度的VHDL設計方法被越來越廣泛地采用。用VHDL語言設計系統的主要方法是：設計者根據VHDL的語法規則，對系統目標的邏輯行為進行描述，然后通過綜合工具進行電路結構的綜合、編譯、優化，通過仿真工具進行邏輯功能仿真和系統時延的仿真，最后把設計的程序下載到芯片中，成功地實現系統功能。

　　在VHDL設計中，最常用的數據對象主要有三種：信號(signal)、變量(variable)和常數(constant)。信號是電子電路內部硬件連接的抽象。它除了沒有數據流動方向說明以外，其他性質幾乎和“端口”一樣；信號是一個全局量，它可以用來進行進程之間的通信。變量只能在進程語句、函數語句和過程語句結構中使用，是一個局部量。

　　在VHDL語言中，對信號賦值是按仿真時間進行的，到了規定的仿真時間才進行賦值，而變量的賦值是立即發生的。下面的例子是從賦初值的角度說明信號與變量的這種區別的。

 

　　例如用VHDL語言實現初值為A的十六進制的16個數的循環顯示。

 

　　對于如此的設計要求，如果用變量實現，則VHDL程序如下。

 

　　library ieee;

 

　　use ieee.std_logic_1164.all;

 

　　use ieee.std_logic_unsigned.all;

 

　　entity sevenauto is

 

　　port(clk:in std_logic;

 

　　y:out std_logic_vector(6 downto 0));

 

　　end sevenauto;

 

　　architecture behave of sevenauto is

 

　　begin

 

　　process(clk)

 

　　variable count:std_logic_vector(3 downto 0);

 

　　variable init:std_logic;

 

　　begin

 

　　if (clk''event) and (clk=''1'') then

 

　　if (init = ''0'') then

 

　　count:= "1001";

 

　　init:=''1'

 

　　end if;

 

　　count:=count+1;

 

　　case count is

 

　　when "0000"=>y<="1111110";

 

　　when "0001"=>y<="0110000";

 

　　when X"2"=>y<="1101101";

 

　　when X"3"=>y<="1111001";

 

　　when X"4"=>y<="0110011";

 

　　when X"5"=>y<="1011011";

 

　　when X"6"=>y<="1011111";

 

　　when X"7"=>y<="1110000";

 

　　when X"8"=>y<="1111111";

 

　　when X"9"=>y<="1111011";

 

　　when X"A"=>y<="1110111";

 

　　when X"B"=>y<="0011111";

 

　　when X"C"=>y<="1001110";

 

　　when "1101"=>y<="0111101";

 

　　when "1110"=>y<="1001111";

 

　　when "1111"=>y<="1000111";

 

　　when thers=>y<="XXXXXXX";

 

　　end case;

 

　　end if;

 

　　end process;

 

　　end behave;

 

　　在程序中，定義了變量count，希望初始值為“1010”。通過實驗發現，在定義變量或信號時直接賦予初始值不能生效(如variable count:std_logic_vector(3 downto 0) :=“1010”)，它的初始值仍然是系統默認值(如count為“0000”)。正是利用這一點，通過init(初始值為''0'')來給count賦初值 A即“1010”，具體方法見程序中斜體部分。這樣，在第一個脈沖來時執行斜體部分if語句，而第二個脈沖來時由于init不為''0''而是 ''1''，因此不執行該部分語句，從而實現為count賦初值的功能，這樣程序從A開始進行數字的循環顯示。