智能系統(tǒng)設(shè)計(jì)自動化、3D PCB設(shè)計(jì)解決方案(Altium Designer)、ECAD設(shè)計(jì)數(shù)據(jù)管理(Altium Vault)和嵌入軟件開發(fā)(TASKING)的全球領(lǐng)導(dǎo)者Altium有限公司近日宣布與原理圖、信號和電源完整性分析的全球領(lǐng)導(dǎo)者 Valydate公司達(dá)成戰(zhàn)略合作伙伴關(guān)系。Valydate VERA是一款強(qiáng)大的設(shè)計(jì)分析和驗(yàn)證工具，通過與Altium Designer的無縫集成，可以加快電子原理圖耗時的檢查和調(diào)試過程。該項(xiàng)新技術(shù)已于1月27日至29日舉辦的DesignCon 2015大會上發(fā)布，這將有助于簡化設(shè)計(jì)過程，大大節(jié)省設(shè)計(jì)師檢查原理圖錯誤的時間。

    Altium技術(shù)合作伙伴主管Daniel Fernsebner指出：“這是一個非常棒的擴(kuò)展應(yīng)用，可以提升Altium Designer當(dāng)前的電子設(shè)計(jì)環(huán)境。與Valydate的合作將進(jìn)一步推動設(shè)計(jì)過程。最新驗(yàn)證工具可以節(jié)省設(shè)計(jì)師原理圖檢查耗費(fèi)的大量時間和金錢，簡化整個設(shè)計(jì)流程，加快產(chǎn)品上市時間。”

　　不斷提升的電子設(shè)計(jì)復(fù)雜性

　　伴隨著大量設(shè)計(jì)規(guī)則和驗(yàn)證操作，現(xiàn)代電子設(shè)計(jì)的復(fù)雜性逐年提升。對于原理圖設(shè)計(jì)而言，無論使用哪款設(shè)計(jì)軟件，目前都只能執(zhí)行人工檢查。由于需要進(jìn)行手動驗(yàn)證操作，設(shè)計(jì)師不僅面臨產(chǎn)品上市時間的重大壓力，同時加深了對遺漏錯誤的恐懼。

　　ValydateVERA有效簡化了整個過程。使用集成了VERA的Altium Designer，設(shè)計(jì)師可以根據(jù)預(yù)定義檢查清單，充分利用智能元器件庫，自動檢查原理圖中的大量錯誤及設(shè)計(jì)沖突。

　　Altium首席技術(shù)官Jason Hingston指出：“我們意識到，越來越多進(jìn)行復(fù)雜設(shè)計(jì)的用戶，對大量潛在錯誤無可奈何，只能對原理圖進(jìn)行人工檢查，這耗費(fèi)了他們大量的時間。通過與Valydate合作，可以提升在Altium Designer中進(jìn)行原理圖設(shè)計(jì)的效率，提高客戶滿意度和電子工程師的設(shè)計(jì)可靠性。”

　　推動設(shè)計(jì)流程向前發(fā)展

　　與Altium其他第三方擴(kuò)展應(yīng)用相同，ValydateVera作為插件，無縫集成于Altium Designer電子設(shè)計(jì)環(huán)境，該功能預(yù)計(jì)將于本季度末發(fā)布。