FPGA設計中不建議使用電路：

1、不建議使用組合邏輯時鐘或門控時鐘。組合邏輯和門控時鐘很容易產生毛刺，用組合邏輯的輸出作為時鐘很容易使系統產生誤動作。

2、 不建議使用行波時鐘。行波記數器雖然原理簡單，設計方便，但級連時鐘（行波時鐘）最容易造成時鐘偏差（△T），級數多了，很可能會影響其控制的觸發器的建立/保持時間，使設計難度加大。轉換的方法是采用同步記數器，同步計數器用原理圖描述可能較難，但用HDL語言很簡單就可以描述一個4位計數器。

3、盡量避免采用多個時鐘，多使用觸發器的使能端來解決。在可編程邏輯器件設計時，由于時鐘建立應盡量避免采用多時鐘網絡，或者采用適當的措施減少時鐘的個數，使用頻率低的時鐘盡量簡化消除。

4、 觸發器的置/復位端盡量避免出現毛刺，及自我復位電路等，最好只用一個全局復位信號。

5、 電路中盡量避免“死循環”電路，如RS觸發器等。

6 、禁止時鐘在不同可編程器件中級連，盡量降低時鐘到各個器件時鐘偏差值。