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Synopsys數(shù)字和模擬定制設(shè)計(jì)平臺通過TSMC 5nm工藝技術(shù)認(rèn)證

2018-05-24
關(guān)鍵詞: Synopsys TSMC 工藝技術(shù)

  全球第一大芯片自動化設(shè)計(jì)解決方案提供商及全球第一大芯片接口IP供應(yīng)商、信息安全和軟件質(zhì)量的全球領(lǐng)導(dǎo)者Synopsys(NASDAQ: SNPS)近日宣布, Synopsys 設(shè)計(jì)平臺獲得TSMC最新版且最先進(jìn)的5nm工藝技術(shù)認(rèn)證,可用于客戶先期設(shè)計(jì)。通過與TSMC的早期密切協(xié)作,IC Compiler ? II 的布局及布線解決方案采用下一代布局和合法化技術(shù),最大限度地提高可布線性和總體設(shè)計(jì)利用率。借助重要的設(shè)計(jì)技術(shù)協(xié)同優(yōu)化工作,通過使用PrimeTime?Signoff和StarRC?提取技術(shù)實(shí)現(xiàn)ECO閉合,IC Compiler II 實(shí)現(xiàn)了對高度緊湊的單元庫的支持。對于TSMC 5nm極紫外光刻(EUV)技術(shù)來說,通過部署非缺省規(guī)則處理和布線層優(yōu)化的通用技術(shù),最大限度地提高了寄生優(yōu)化的新機(jī)會,從而創(chuàng)建出高度收斂的RTL-to-GDSII實(shí)現(xiàn)方案。

  PrimeTime時序分析和Signoff認(rèn)證解決方案中的先進(jìn)技術(shù),已擴(kuò)展到整個數(shù)字實(shí)現(xiàn)平臺,以實(shí)現(xiàn)面向TSMC 5nm工藝節(jié)點(diǎn)的快速增長市場的差異化設(shè)計(jì)。PrimeTime中的參數(shù)化片上偏差 (POCV) 分析得到了加強(qiáng),可精確獲取由于工藝縮放和低電壓運(yùn)行而導(dǎo)致的非線性變化,而這些手段過去常用于實(shí)現(xiàn)上述目標(biāo)應(yīng)用的能源效率。

  TSMC 5nm認(rèn)證還包括IC Validator物理驗(yàn)證Signoff,支持DRC、LVS和金屬填充。TSMC發(fā)布設(shè)計(jì)規(guī)則的同時也發(fā)布運(yùn)行集。TSMC和 Synopsys 之間的深度技術(shù)合作可實(shí)現(xiàn)先進(jìn)的工藝特性,如新的多網(wǎng)格填充優(yōu)化和LVS雙層次抽取。

  為了加速可靠的模擬定制和數(shù)模混合信號設(shè)計(jì), HSPICE?仿真器以及 CustomSim?和 FineSim? FastSPICE 仿真器也都進(jìn)行了優(yōu)化,可支持TSMC 5nm FinFET工藝。該解決方案結(jié)合CustomSim先進(jìn)的IR/EM 可靠性分析能力,加快了AMS驗(yàn)證,以支持可靠的AMS設(shè)計(jì)。

  TSMC設(shè)計(jì)基礎(chǔ)架構(gòu)營銷事業(yè)部資深處長Suk Lee表示: “我們與Synopsys在5nm工藝的合作可以為客戶在設(shè)計(jì)過程中帶來更高性能和更低功耗。為幫助客戶在5nm工藝技術(shù)的支持下實(shí)現(xiàn)目標(biāo)PPA,TSMC和Synopsys一直在廣泛的設(shè)計(jì)風(fēng)格上展開合作,以推動并讓設(shè)計(jì)性能實(shí)現(xiàn)最大化。”

  Synopsys設(shè)計(jì)事業(yè)群營銷和業(yè)務(wù)開發(fā)副總裁Michael Jackson表示:“考慮到5nm工藝技術(shù)在規(guī)則和進(jìn)步方面的復(fù)雜性,我們必須進(jìn)一步提早開始與TSMC的合作周期。此外,我們還必須提早開始與早期5nm技術(shù)采用者的接觸。新工藝節(jié)點(diǎn)正在以前所未有的速度引入,我們與TSMC的合作確保了企業(yè)設(shè)計(jì)人員能夠在新節(jié)點(diǎn)上滿懷信心地設(shè)計(jì),同時最大限度地提高他們的投資回報(bào)。”

  TSMC可提供Synopsys Design Platform技術(shù)文件、庫和寄生參數(shù),以便在5nm技術(shù)工藝中進(jìn)行先期設(shè)計(jì)。獲得TSMC 5nm FinFET工藝認(rèn)證的 Synopsys Design Platform的主要產(chǎn)品和特點(diǎn)包括:

  ·IC Compiler II 布局和布線: 全自動、全著色布線及抽取支持,下一代布局和合法化技術(shù)以減少單元占板面積縮小,實(shí)現(xiàn)高設(shè)計(jì)利用率的高級合法化和引腳訪問建模,以及實(shí)現(xiàn)通孔柱技術(shù)的流量部署,最大限度提高性能和器件產(chǎn)量;

  ·PrimeTime Signoff時間:低電壓的高級建模;

  ·StarRC Signoff提取:FinFET 器件擴(kuò)展的高級建模;

  ·IC Validator物理驗(yàn)證Signoff: 同時開發(fā)DRC、LVS和填充運(yùn)行集,TSMC發(fā)布設(shè)計(jì)規(guī)則的同時也發(fā)布DRC 運(yùn)行集;

  ·HSPICE,CustomSim和FineSim仿真解決方案: 采用Monte Carlo功能支持的FinFET 器件建模;提供精確電路仿真結(jié)果,可實(shí)現(xiàn)模擬、邏輯、高頻和SRAM設(shè)計(jì);

  ·Custom Compiler?自定義設(shè)計(jì):支持TSMC 5nm新版圖設(shè)計(jì)規(guī)則;

  ·NanoTime自定義時序分析:基于高級轉(zhuǎn)換的POCV變量分析和增強(qiáng)信號完整性分析,優(yōu)化嵌入式SRAM和自定義宏的入侵處理;

  ·ESP 自定義功能驗(yàn)證: 用于 SRAM、宏和庫單元設(shè)計(jì)的晶體管級形式化等價(jià)性驗(yàn)證;

  ·CustomSim可靠性分析:用于高級 EM規(guī)則支持的精確動態(tài)晶體管級 IR/EM 分析。


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