在7月初于日本京都舉辦的VLSI Symposium(超大規模集成電路研討會)期間，臺積電展示了自己設計的一顆小芯片(chiplet)“This”。 官方的基本參數上，披露了該芯片采用7nm工藝，4.4x6.2mm（27.28 mm2），CoWos（晶圓基底封裝），雙芯片結構，其一內建4個Cortex A72核心，另一內建6MiB三緩。

這依舊是TSMC一貫用公版設計做DEMO的習慣？還是更深的戰略布局？對傳統Foundry的影響？對Cadence和Synopsys是否有影響？對AI DSA的IP開發者生態造成什么影響？

先參考近期臺媒一篇報道以及與T某位部長的交流：

臺灣成立了臺灣AI芯片聯盟（AI on Chip Taiwan Alliance），簡稱AITA。這個聯盟是由56家信息技術和半導體制造公司、集成電路設計和軟件公司組成，旨在促進和加快臺灣AI芯片的開發和生產。成員公司包括臺積電（TSMC）、聯華電子公司（UMC）、聯發科、瑞泰半導體、南亞科技、廣達電腦、富士康電子、華碩電腦和微軟臺灣等公司。臺灣經濟事務部表示，將向AITA成員公司提供相關AI芯片開發補貼，單個項目的補貼金額不超過該計劃總資金的一半。

“AITA最初的目標是，開發半通用AI芯片、異構集成AI芯片和新興計算AI芯片，并為AI芯片構建一個軟件編譯環境。”

“讓AITA的會員公司能夠把AI芯片的開發成本降低10倍，將開發時間縮短6個月或者更多，并促使臺灣成為全球AI芯片市場的佼佼者。”

在TSMC官宣的幾個信源中有部分披露，包括chiplet基本參數，也聽到一些聲音在推測其戰略意圖；不能否認先進封裝工藝對于簡化并延續設計、控制成本和加快投放的積極作用，這也是INTC/AMD/Samsung等一線芯片廠的趨勢。

一個細節是，這個7nm chiplet是用很貴的CoWos (2.5D)封裝（相對于INTC的較低良率的EMIB而言），雖說不算最先進的3D IC，也足以拉開國內傳統的封裝廠3-5年代差。

我們知道，chiplet封裝方案在INTC和AMD都在做，導入新封裝方案是主流Fab的趨勢，畢竟用chiplet封裝個硬核就是準產品化了，也會減緩對新工藝節點的追逐。對成長期的AI初創團隊，對于有特殊設計和應用場景的專精路線，也不必重新發明輪子，直接拼盤chiplets :)，通用電路晶體管數自然大于專用電路部分很多，往一個die上設計，就不必重復其余大部分的通用電路勞動了；

這個方案從技術上是好主意，就是把DLA的通用硬核和專用矩陣電路分開了；從商務上，chiplets也是主動且具備高毛利預期的方案，但實際不好說，T有跟客戶直接競爭的嫌疑的。思考一下上面第“3”條，那個大幅降成本增效的數值并不是Foundry可承諾的；

雖不能確定TSMC會設計芯片（低概率），但作為假設，Foundry在此模式下，對于國內類似芯原這樣的集成產線或是不論軟/硬核的那些AI方案，部分fabless直接引進chiplet方案就好，簡化了設計，省去許多中間研發調試的成本/時間/風險。同時這種假設也近似Cadence等的商業策略，通用IP core都給調好了，新設計團隊專心探索workload/dataset并做好專用電路即可了，chiplet甚至降低了流片負擔（設想如果一個AI芯片90%通用電路）。Time to Market將會縮短多倍，縮短市場周期后的成本攤薄、NRE、毛利同樣會更為可觀，foundry也更加綁定和賦能了那些技術上游的fabless。當然，也設想下，未來也許愈來愈沒有板級什么事了。

這種假設的想象空間是，Foundry模式演變IDM-to-be，積累更多通用IP之后，便能同時支持通用/專用的產品化需求了，多年硬核gds的積累，能夠給Fabless簡化設計成本進而把握部分定價權，當然，這僅是資本市場想象力。反之對于傳統IDM的自產能力，也會因此刺激其升級/擴容吧，確保僅中低端大批次的品類送代工吧。

此外，假設這種新模式Foundry可以做一些基礎chiplet die的營銷并逐步擴大上游產業鏈地位，IP庫不斷延展積累，新模式演進到一個周期，就可以看空傳統Foundry了吧：）傳統型foundry要做系統級的、較新制程的、高附加值的、大批次的代工訂單會變得挑戰。

雖然，TSMC一貫有用公版設計做demo的慣例，但這次的設計思想和發布時間，似乎不能草率解讀，但也不能極端解讀為TSMC去競爭客戶市場。可以設想的是，Foundry模式也許正在微變，未來3-5年，全球哪里才有幾十萬人+級別的IC design隊伍的紅利以及繁榮的整機市場呢？作為我國市場在高端制程上依賴的主要代工伙伴，不妨去推測TSMC的戰略意圖。