在FPGA設計開發(fā)中，很多場合會遇到同一根信號既可以是輸入信號，又可以是輸出信號，即IO類型（Verilog定義成inout）。
對于inout型的信號，我們既可以使用FPGA原語來實現(xiàn)，也可以使用Verilog代碼來實現(xiàn)。下面將介紹在Xilinx 7系列FPGA上兩種實現(xiàn)方式的差別和注意點。
1.FPGA原語實現(xiàn)
首先，我們編寫的代碼如下：
該代碼通過原語IOBUF實現(xiàn)IO功能，使用Vivado編譯后的原理圖如下圖所示。可以看到IOBUF內部由OBUFT和IBUF原語構成。
更多信息可以來這里獲取==>>電子技術應用-AET<<
本站內容除特別聲明的原創(chuàng)文章之外，轉載內容只為傳遞更多信息，并不代表本網站贊同其觀點。轉載的所有的文章、圖片、音/視頻文件等資料的版權歸版權所有權人所有。本站采用的非本站原創(chuàng)文章及圖片等內容無法一一聯(lián)系確認版權者。如涉及作品內容、版權和其它問題，請及時通過電子郵件或電話通知我們，以便迅速采取適當措施，避免給雙方造成不必要的經濟損失。聯(lián)系電話：010-82306118；郵箱：aet@chinaaet.com。