直接數字式頻率合成（DDS）技術是繼直接頻率合成和間接頻率合成之后，隨著數字集成電路和微電子技術的發展而迅速發展起來的第三代頻率合成技術。DDS技術具有相對帶寬寬、頻率轉換時間短、頻率分辨率高等優點，輸出相位連續，頻率、相位和幅度均可實現程控，常用于高精度頻率合成和任意信號發生。本文在發動機電控單元（ECU）硬件在環仿真系統的設計中，使用TMS320 LF2407A控制2片AD9852產生2路同步的任意信號，仿真發動機工作時的真實信號。

　　1 AD9852和TMS320LF2407A簡介

      AD9852是美國Analog Devices公司生產的新型直接數字頻率合成器，具有頻率轉化速度快、頻譜純度高、工作溫度范圍寬、集成度高等特點。工作電壓為3.3 V，片內有4～20倍可編程時鐘乘法電路，系統最高時鐘可達300 MHz,輸出頻率可達120 MHz，頻率轉化速度小于1μs。內部有12位D/A轉化器、48位可編程頻率寄存器和14位可編程相位寄存器，具有12位振幅調諧功能，能產生頻率、相位、幅度可編程控制的高穩定模擬信號。

      TMS320LF2407A是TI公司推出的一款定點DSP控制器，他采用高性能靜態CMOS技術，使供電電壓降為3.3 V，減小了控制器的功耗；指令最短為25 ns，具有較強的實時控制能力；片內有32 kB可加密的FLASH程序存儲器、2.5 kB的RAM，500 ns轉換時間的A／D轉換器，片上事件管理器提供了可以滿足各種電機控制要求的PWM接口和I／O功能，此外片內還集成了SPI，SCI和CAN控制器。

　　2 TMS320LF2407A與AD9852的硬件接口電路

      在本系統中，TMS320LF2407A的功能是計算所要產生信號的波形參數，并發送控制字到AD9852內部的控制寄存器，以實現可編程的任意信號發生。數據的傳輸有串行、并行2種方式，串行傳輸速率最大為10 MHz，并行傳輸速率最大為100 MHz。為了節約DSP資源，在滿足系統要求的前提下，采取串口連接方式，利用TMSLF2407A片內的串行外設接口（SPI）控制AD9852。接口電路的原理框圖如圖1所示。

　　3 AD9852的串行通信工作過程

      AD9852的串行接口與TMS320LF2407A的SPI接口兼容，通過5個端口即可實現串行數據的傳輸控制。PRD/CSB是復用信號，在串行工作狀態下CSB作為AD9852串行總線的片選信號，I/O RESET是串口總線復位信號，SCLK是串口時鐘信號，系統采用的是2線串口通信模式，使用SDIO端口進行雙向輸入輸出操作，I/O UD是更新時鐘信號。串行通信工作的時序如圖2所示。

　　AD9852的串行通信周期分為2個階段，SCLK的前8個上升沿對應于指令周期，在指令周期中，用戶向AD9852的串口控制器發送命令字來控制隨后進行的串行數據傳輸。數據傳輸周期從SCLK的第9個上升沿開始，輸入數據在時鐘上升沿寫入，輸出的數據則在時鐘的下降沿讀出。由串口傳送的數據首先被寫入I/O緩存寄存器中，當系統接收到有效的更新信號時，才將這些數據寫入內部控制寄存器組，完成相應的功能。當完成了通信周期后，AD9852的串口控制器認為接下來的8個系統時鐘的上升沿對應的是下一個通信周期的指令字。

      當I/O SESET引腳出現一個高電平輸入時，將會立即終止當前的通信周期，當I/O RESET引腳狀態回到低電平時，AD9852串口控制器認為接下來的8個系統時鐘的上升沿對應的是下一個通信周期的指令字，這一點對保持通信的同步十分有益。

　　4 2片AD9852同步工作

      實現2片AD9852輸出信號波形相位同步的關鍵是使他們工作在相同的系統時鐘下，每個AD9852的系統時鐘之間的相位誤差最大不能超過1個周期。AD9852的系統時鐘可由參考時鐘直接提供，或將參考時鐘通過內部的時鐘倍頻器放大而成。異步的更新時鐘經過AD9852內部的邊沿檢測電路后與系統時鐘同步，形成上升沿，觸發內部控制寄存器更新內容。因此，要實現2片AD9852的同步，必須使其參考時鐘與更新信號的上升沿同步。下面是確保2片AD9852同步工作需要注意的一些要點。

　　4.1 參考時鐘信號

      AD9852的參考時鐘有差分輸入和單端輸入2種形式，由于差分時鐘在脈沖邊沿具有更短的上升和下降時間以及最小的抖動率，可以有效地降低2片AD9852參考時鐘間的相位誤差，因此本系統采用了參考信號差分輸入的方式。對于差分輸入方式，輸入端信號可以是方波或正弦波，推薦使用MAXIM公司的MAX9371，他可以將普通時鐘信號轉化成系統所需的差分時鐘信號。為了實現參考時鐘同步，令2片AD9852合用一個晶振，晶振輸出的信號先分別傳給兩個差分時鐘生成器，經過轉化后輸入2片AD9852。為了使每片AD9852參考時鐘信號在傳輸過程中的延遲時間一致，PCB布線時必須確保時鐘信號走線距離相同。

　　4.2 更新時鐘信號

      在對AD9852進行編程時，串行輸入的數據被緩存在內部的I/O緩沖寄存器中，不會影響到AD9852的工作狀態；在更新時鐘信號的上升沿到來后，觸發I/O緩沖寄存器把數據傳送給內部控制寄存器，這時才能完成相應功能，實現對輸出信號的控制。更新時鐘信號的產生有2種方式，一種是由AD9852芯片內部自動產生，用戶可以對更新時鐘的頻率進行編程來產生固定周期的內部更新時鐘；另一種是由用戶提供外部更新時鐘，此時AD9852I/OUD引腳為輸入引腳，由外部控制器提供信號。要實現2片AD9852同步，必須確保他們的更新時鐘信號的上升沿同時來臨，因此系統采取外部時鐘更新的方式。使用DSP的一個I/O端口與AD9852的I/O UD相連接，可以通過軟件的方式實現對更新時鐘信號上升沿的精確控制。對外部更新時鐘信號的布線要求同參考時鐘一樣。

　　4.3 參考時鐘倍頻器

      AD9852的工作時鐘高達300 MHz，為了降低時鐘信號的干擾，系統應采用低頻時鐘信號源，然后通過AD9852片內的參考時鐘倍頻器，對外部參考時鐘實現4~20倍頻。參考時鐘倍頻器的鎖相環電路有2個工作狀態：鎖定狀態和獲得鎖定狀態。在鎖定狀態，系統時鐘信號和參考時鐘信號可以保持同步。但當給AD9852發送控制指令時，在其參考時鐘倍頻器工作后的短暫時間內，鎖相環不能立刻鎖定，仍然工作在獲得鎖定狀態。而此時傳送到AD9852相位累加器的系統時鐘周期的個數是不可控的，這可能導致2片AD9852的輸出信號之間相位不同步，因此系統初始化以后，一定要先確保鎖相環進入鎖定狀態，然后才能更新AD9852內部的各種控制字。AD9852片內鎖相環鎖定的典型時間約為400μｓ，建議至少留出1 ms時間使鎖相環進入鎖定狀態。

　　5 AD9852的控制流程

(1)給系統上電，由DSP向AD9852發出復位信號，此信號需要至少保持10個參考時鐘周期的高電平。

(2)將S/P SELECT置0，選擇串行數據輸入方式。

(3)依次給每個AD9852發送控制字，使每個AD9852工作狀態由缺省的內部更新時鐘模式改變成外部時鐘更新模式。

(4)將AD9852時鐘倍頻器工作的控制字依次寫入每個AD9852的I/O緩沖寄存器中，然后由DSP發出外部更新時鐘，更新每個AD9852內部控制寄存器。

(5) DSP發出外部更新信號，至少等待1.0 ms時間使AD9852內部鎖相環鎖定。然后由DSP發送有關信號波形參數給AD9852，對他們的內部控制寄存器內容進行同步更新，使2片AD9852輸出同步的模擬信號。

　　6 結語

      使用DSP控制AD9852產生的爆震信號和凸輪軸信號，在精確度和實時性兩個方面都能夠滿足發動機電控單元硬件在環仿真系統的要求。在此系統的基礎上，可以進一步擴展為多片DDS同步使用，適用于更多硬件在環仿真系統。