| Construction Strategy of ESD P | |
| 所屬分類：白皮書 | |
| 上傳者：serena | |
| 標(biāo)簽： CMOS 靜電放電 集成電路 | |
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| 文檔介紹： 1 引言 靜電放電（ESD，Electrostatic Discharge）給電子器件環(huán)境會帶來破壞性的后果。 它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發(fā)展，互補金屬氧化物半導(dǎo)體（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不斷縮小，金屬氧化物半導(dǎo)體(MOS, Metal-Oxide Semiconductor)的柵氧厚度越來越薄，MOS 管能承受的電流和電壓也越來越小，因此要進(jìn)一步優(yōu)化電路的抗ESD 性能，需要從全芯片ESD保護(hù)結(jié)構(gòu)的設(shè)計來進(jìn)行考慮。 | |
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