一般來說，無線電臺通信采用半雙工通信方式，一方在發送話音信號的同時，不能接收另一方的話音信號。因此電臺的通信接口分為兩部分，一部分為話音信號接口，用于發送接收話音，另一部分為PTT控制信號接口，用于控制電臺的發送接收狀態。然而，目前有許多通信設備，如民航、海事、鐵路交通的內部通信以及應急通信等，為了實現電臺的遠程遙控，并且節省信道資源，將PTT控制信號調制成已知的單頻信號與話音信號一起發送，確保PTT控制信號傳輸的可靠性。當內通設備與電臺直接相連時，接口不兼容。因此需要設計一種電臺接口轉換模塊，能夠將單頻信號與話音信號分離開來，實現電臺與內通設備的通信。

現代的大規模FPGA既能處理過去DSP處理器領域的功能，同時又大大地降低專用集成電路方案的風險和前期成本，因此采用FPGA作為核心芯片和先進的數字信號處理技術來開發將為開發帶來諸多的優勢。

1 設計原理

基于FPGA的電臺接口轉換模塊是基于數字信號處理技術，將設備的話音信號通過模/數轉換器轉化為數字信號傳輸到輸入緩沖區，數字話音信號一方面經過FIR(Finite Impulse Response)帶阻濾波器，濾除某一已知的單頻信號，發送到輸出緩沖區，再通過數模轉換器轉化為話音信號，傳輸給電臺；另一方面，通過時頻變換、閾值檢測以及穩定處理三個步驟，檢測出單頻信號，據此產生PTT(Push-to-Talk)控制信號輸出，其接口轉換模塊功能框圖如圖1所示。

2 FFT處理器設計

在Altera可編程邏輯器件中數字信號處理系統設計需要能夠同時具有高速運算以及硬件語言描述的開發工具。Altera DSP Builder集成了這些工具。Altera公司的DSP Builder大大縮短了DSP開發周期，在友好開發環境里它能幫助使用者生成一個有關DSP設計的高級硬件描述語言。IP中的FFT MegaCore function是一個具有良好性能，高度參數化的快速傅里葉變換的進程。該設計采用DSP Builder模型這個共享開發平臺中的Megacore functions完成FFT處理器和FIR陷波濾波器的設計。

I/O數據流結構的設計如下：

在FFT MegaCore宏功能模塊中主要的參數指標就是數據流相應的時序規則，下面簡要介紹一下流結構的時序原理圖，如圖2所示。

在圖2中，sink_valid是FFT模塊的輸出信號，它表示FFT處理器是否做好接收數據的準備。sink_ready和sink_valid都處于高位時，FFT開始運行，等待sink_sop信號置位開始輸入數據，只要這兩個信號中任一個信號置低位，就表明FFT還未準備好，FFT將處于等待狀態，直到這兩個信號都處于高位才開始運行。sink_sop是一幀信號傳輸的起始信號，sink_eop表示一幀信號傳輸結束信號。

3 FIR陷波濾波器的設計

窗函數設計法在設計常用FIR數字濾波器中有非常廣泛的應用，正確的選擇窗函數可以提高所設計的數字濾波器的性能，或者在滿足技術指標的條件下，減少FIR數字濾波器的階數。窗函數設計法主要目標是獲得最窄的主瓣寬度和盡可能大的旁瓣衰減。若阻帶衰減不高，則濾除不干凈，衰減過高，可能將有用信號也一并濾除。據資料可知，矩形窗、漢寧窗的阻帶衰減很低，海明窗較好一點，布萊克曼窗應該是最恰當的。

圖3是加布萊克曼窗后的陷波濾波器，采用Matlab工具產生，橫坐標為頻率范圍，縱坐標為各頻率點上的幅度。

由圖3可知，陷波濾波器在頻率為2 kHz的地方幅度最低，達-60 dB，其過渡帶寬200 Hz，大體上能滿足設計的需求。

4 Cordic算法實現求模

目前實現Cordic算法主要有兩種基本的結構：較為簡潔的狀態機和高速全流水線處理器。在此采用高速全流水線處理器。在流水線結構中，各階段數據處理不影響后面數據的輸入，在每個時鐘周期到來是將各階段的數據不斷前移，后面的數據不斷輸入，猶如一個FIFO緩沖期，在每個時鐘周期到來時地址不斷向前移一位，后來的數據不斷的往里輸，在各時鐘周期不同地址間數據不會相互影響。這就保證了實時系統的數據能不斷地流入而不會導致沖突。圖4所示為5級迭代快速Cordic流水線結構：

如圖5所示，采用QuartusⅡ的SignalTap采集的數據，經計算其準確率高達98%以上，能夠滿足設計的需求。根據圖5所示計算mmsource_ exp信號，此信號是指數修正信號，是有符號型，將其轉換成十進制數的-2。先計算頭二組mmsource_real信號和mmource_imag信號數據。它們也是有符號數，因此將其轉化為十進制數，轉換結果為{-1，-80；-2，-17；-11，-53；26，-51}，而根據Cordic算法得出的結果從圖5中讀出，依次為{5 209；1 113；3 517；3 723}。而實際經模修改后得到的標準值分別為{5 120；1 088；5 317；3 648}。

5 穩定處理

FFT閾值法的原理是先對原始信號做FFT處理，適當預設濾波閾值，將低于該閾值的頻帶設定為無效信號，定義為接收器沒有接收到信號。當然閾值以下，并不能代表該周期產生了單頻信而由于信道上或者硬件本身的干擾，單檢測周期的測量值超過閾值或者在號或沒產生。僅憑單檢測周期的閾值檢測而產生PTT控制信號會帶來話音控制的不穩定性。

設計的算法能極大地提高閾值測試的穩定性。具體處理如下，流程如圖6所示。

為實現該功能，需自定義一個計數器，初始值為0，計數器值定義在0到T(T>0)之間。若在加操作中使計數器值大于T，則將計數器值飽和到T；若在減操作中使計數器小于0，則將計數器值飽和到0。

第一步，檢測測量值是否過閾值。若過閾值，計數器值加m，進行第二步；若不過閾值，計數器值減n，進行第四步。

第二步，若計數器值大于T，則飽和到T值。進行第三步。

第三步，檢測計數器值，若計數器值等于T，則啟動輸出PTT控制信號，結束流程；若計數器值小于T，則維持上一次的PTT控制信號輸出狀態，結束流程。

第四步，若計數器值小于0，則飽和到0值。進行第五步。

第五步，檢測計數器值，若計數器值等于0，則取消輸出PTT控制信號，結束流程；若計數器值大于0，則維持上一次的PTT控制信號輸出狀態，結束流程。

在流程中，m，n值的選擇取決于信道上或者硬件本身干擾的大小。若沒有單頻信號而誤檢出單頻信號的錯誤概率比較大，則m的取值應較??；反之，若沒有單頻信號而誤檢出單頻信號的錯誤概率比較小，則m的取值可以較大。同理，若有單頻信號而未檢出單頻信號的錯誤概率比較大，則n的取值應較??；反之，若有單頻信號而未檢出單頻信號的錯誤概率比較小，則n的取值可以較大。

圖7所示，在CycloneⅢ實驗板運行時采用SignalTapⅡ對狀態機的各項內容進行驗證，保證狀態機運行良好。將相關程序下載到Cyclone-Ⅲ芯片里，實時采集音頻數據對狀態機進行分析。

在圖7中，mmod在一個采樣周期結束后ostart信號被觸發，其獲得的總能量為1 427，比預設閾值要低，因此ocounter1的狀態不變，仍保持在第0狀態，而ocounter2的狀態則由第3狀態跳到第2狀態，這實踐的結果和理論都是保持一致的，可以說明程序的正確性，狀態機運行正常。

6 結語

本文可以用于一切需要PTT信號端的設備上，應用極其廣泛，如：對講機、飛機場指揮塔的應答系統以及目前已在美國推出的PTT手機業務等均運用到該技術。而在做該課題時遇到一些問題，如：陷波濾波器其阻帶帶寬偏大，需要尋求一種更好的算法來解決其帶寬問題；其次，FIR消耗內存較大，這樣會消耗大部分的FPGA邏輯資源，會導致較大系統的資源不夠，因此需要設計更好的數據流結構和算法來處理這個問題。這將是筆者以后需要繼續研究學習的。

作者：王宇杰 林明 姜黎 顧晶   來源：現代電子技術