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信號鏈基礎知識#54 誰是音頻時鐘的“老板”,誰是主,誰又是從呢?

2011-12-20
作者:Dafydd Roche,德州儀器 (TI) 音頻工程師

傳統I2S—為何要包括系統時鐘?

    過去,我們在討論音頻話題時,偶爾會提及I2S。我在以前的一些文章中提到過I2S,其他人在做音頻研究時也都會提到它。簡而言之,它是一種將立體聲數據從一端傳輸至另一端的同步方法。

大多數人認為I2S 有三種信號:

1.      數據:輸入或者輸出數據

2.      位時鐘(Bitclock,BCK):確立數據流中兩個相鄰位之間邊界的信號

3.      左/右時鐘(LRCK)/字時鐘(Wordclock):一個在采樣速率下運行、占空比為50% 的慢時鐘,它確立數據流中兩條相鄰通道(左和右)之間的邊界。

    I2S 的幕后英雄是主時鐘(MCK),也稱作系統時鐘(SCK),它常常被數字信號處理器(DSP) 程序員和其他處理器愛好者們忽略。主時鐘(MCK/SCK),通常為一個64、128、256和512倍采樣速率(FS) 的時鐘。它可以由一個輸入引腳直接提供,也可以通過一個鎖相環路(PLL) 在某些器件內部產生。

一般而言,DSP 不需要音頻主時鐘,因為它們能夠以一種完全不同的速率對數據進行處理,然后在BCK 和LRCK 的驅動下,讓數據以某種速率進入輸出緩沖器(或者通過輸入緩沖器接收數據)。

    如果您能暫時將注意力從您的處理器上移開,您會發現音頻主時鐘重要得多。大多數MCK/SCK 輸入的音頻轉換器,都要求時鐘同步,而有一些則允許異相位。這就意味著,它們需要由相同的高速時鐘來提供,然后被除小。我接觸過的一些客戶會突發靈感地告訴我:“我的ADC 需要一個MCK,但它離我的DAC 太遠。因此,我要在每個轉換器旁邊放置一個晶體……”有這種想法可以理解,但請您“千萬別這么做!”

    您在購買晶體時,無法保證它剛好為48.000 kHz。您的模數轉換器(ADC) 晶體的運行精確度可能會為+5%,而數模轉換器(DAC) 的運行精確度可能為–5%。這樣的精確度,會給您的設計帶來災難性的后果!這是為什么呢,下面將為您娓娓道來。

用于I2S

用于音頻ADC 的主時鐘

    如1 所示,高速主時鐘(例如:24.576 MHz時鐘)用于驅動ADC 的過采樣調制器。之后,來自過采樣調制器的數據被消減分解成LRCK 給定的采樣速率。

    當ADC 運行在主模式(生成BCK 和LRCK,作為輸出)下時,ADC 只是對MCK/SCK 進行劃分,產生LRCK 和BCK 信號。這就對啦!LRCK/BCK 和主時鐘被同步—相位也可能同步(除非它是一個特殊分割器)。

1 通用ADC 結構圖

 

    如果作為一個從器件,并且主時鐘不同步,則它產生的數據會過多或者過少,以至于數字抽取器無法剛好適合于輸出字。在這種條件下,許多ADC 會拒絕流傳輸數據。

    DAC 也是如此。2 顯示了一個高級DAC 結構圖。此處,需要通過MCK/SCK 運行內插器,而MCK/SCK 同時還驅動△∑ 調制器。如果MCK/SCK 不是采樣速率的整倍數(64/128/256/512),則在△∑ 調制器輸出端可能會出現錯誤數據。

2 通用DAC 結構圖

我在哪里/如何生成MCK/SCK 呢?

    在當今的工業應用中,CMOS 振蕩器由許多晶體振蕩器支持,并緊靠這些晶體振蕩器。它們都擁有非常好的精確度和較低的抖動。偶爾會用到壓控振蕩器 (VCO),但它們會受到其輸出抖動的困擾。

    許多現代的音頻轉換器現在都集成了一個PLL,以通過慢BCK 產生MCK。這樣做很有效。但是,您應該注意,使用PLL 時始終都會有產生抖動的可能,從而降低了音頻性能。

    另外,我建議,如果在晶體源驅動ADC 或是DAC 兩者之間選擇,請您選擇通過一個晶體產生源來運行ADC。如果輸入很糟糕,那么您做什么都于事無補!(就像您不可能把爛泥打磨光亮!)

    因此,我的建議遵循的原則是:

    1、如果轉換器為一個I2S 從器件,則您必須通過相同源(如果轉換器帶有,則可以依靠內部PLL),提供所有三個I2S 時鐘(MCK、BCK 和LRCK)。

    2、如果轉換器為一個I2S 主器件,則請確定能夠提供一個可靠的無抖動MCK源。然后,讓轉換器自己分配。在可能的情況下,讓ADC 通過一個可靠的低抖動MCK 源在主模式下運行。這樣做可以確保最低抖動和最小高頻失真。

建議參閱資料:

·        《關于抖動》,作者:Dan Lavry,Lavry 工程公司,版權所有©1997。

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