摘 要： 為解決單片FPGA無法滿足復雜SoC原型驗證所需邏輯資源的問題，設計了一種可層疊組合式超大規模SoC驗證系統。該系統采用了模塊化設計，通過互補連接器和JTAG控制電路，支持最多5個原型模塊的層疊組合,最多可提供2 500萬門邏輯資源。經本系統驗證的地面數字電視多媒體廣播基帶調制芯片(BHDTMBT1006)已成功流片。
關鍵詞： SoC原型；FPGA系統；驗證平臺
在復雜片上系統SoC的設計過程中，驗證仿真是影響項目進度的關鍵因素。隨著芯片生產和制造工藝的提高，SoC設計的規模、復雜度和成本也在不斷增加。這些因素大大增加了Soc設計一次成功的難度，但反過來也促進了芯片和系統級仿真驗證工具和方法的發展。在SoC芯片設計中，仿真驗證所占比重越來越大，據有關數據的統計分析，仿真驗證時間占SoC芯片研發周期的80%[1]，SoC邏輯錯誤是造成SoC芯片設計失敗的主要原因，因此先進的設計與仿真驗證方法成為SoC設計成功的關鍵。
大規模SoC仿真驗證手段有兩種：一是采用專用的硬件加速器，另一種是采用FPGA原型進行系統邏輯驗證。第一種方案的缺點在于只能加速特定的SoC設計，不具備通用性，而且價格昂貴。基于FPGA的SoC原型驗證方法使用靈活、成本較低，目前被很多公司采用，已經成為SoC驗證的最常用方式。目前大約2/3的SoC設計可以采用單FPGA原型，而另外1/3則需要多FPGA原型。因為這些超大規模SoC的設計邏輯量大大超出了目前最大FPGA芯片的容量，所以設計者必須對邏輯進行分割。分割后的多個模塊分別加載到不同FPGA中，解決了單FPGA芯片容量不足的問題[2]。但是這種基于FPGA組的原型驗證系統是由多片大容量FPGA構成的，成本高昂，不適合中小規模SoC設計，也不具備通用性。
本文設計了一種高度靈活的基于FPGA的可層疊組合式SoC原型驗證系統。采用了模塊化設計方法，通過創新性的互補連接器結構和JTAG控制電路設計，可支持1～5個原型模塊的層疊組合。其中每個原型模塊配備了500萬門的FPGA，既可獨立構成小型SoC驗證系統，也可以層疊構成2 500萬門的超大規模SoC驗證系統。此外，原型模塊通過USB2.0接口可以和PC主機交換數據，構成軟/硬件協同驗證系統[3]。本系統已成功應用于多款SoC芯片的驗證，其中數字電視地面標準調制芯片BHDTMBT1006已經成功流片。
1 SoC原型模塊設計
設計基于FPGA的SoC原型模塊，需考慮的主要因素有FPGA的邏輯資源、速度等級、擴展能力、PCB信號質量以及易于調試等。其中，最重要的指標就是FPGA的邏輯資源。目前已經大批量生產的成熟FPGA芯片中，邏輯資源最大的是Altera公司的StratixII系列EP2S180，相當于500萬邏輯門。對于SoC驗證來說，穩定性和可靠性十分重要，因此原型模塊的電路板結構和電路進行了特殊設計。
1.1 硬件系統設計
復雜的SoC設計一般都需要外圍存儲器，因此原型模塊上配備了常用的儲存器件。其中包括了DDRII SDRAM、Nand型和Nor型Flash芯片，這些就是嵌入式CPU所需要的外設資源。另外，可視化的調試工具對于芯片設計人員十分重要。在復雜SoC內部有大量的信號需要觀察，傳統的示波器和邏輯分析儀器很難滿足信號數量的要求。因此，需要通過通用的接口，如USB、PCI等，在驗證平臺和PC機之間建立數據通信通道，用來觀測各種信號。原型模塊中采用了應用廣泛的USB 2.0高速接口，并且設計了相應的軟件，可以實現數據的采集和可視化測試。USB2.0接口被幾乎所有的筆記本電腦廠家采用，因此本平臺可以實現方便攜帶和移動，不依賴于臺式機。為了實現層疊組合，原型模塊采用了高度集成的電源系統和高速高密度連接器來實現小型化和高性能。另外，板卡采用全部工業級器件，可以直接應用于工業環境或者野外環境，滿足了工業領域SoC和軍品領域SoC的驗證需要。
為了追求高性能，原型模塊采用了12層PCB板精心設計，保證了信號完整性、速度以及一些關鍵的時鐘路徑。采用Cadence公司的PCB設計軟件Allegro進行設計，采用SigXplore軟件進行信號完整性分析。特別是4個高速連接的信號采用了等長處理和阻抗匹配，每個連接器的任意2個信號的延遲控制在50 ps范圍內，保證了高速連接器的差分信號最高頻率支持1 GHz，單端信號最高頻率支持600 MHz。系統框圖如圖1。
1.2 互補連接器和JTAG控制器設計
高速連接器采用了SAMTEC公司的QSH/QTH系列高速差分連接器，最高頻率支持8 GHz。高速連接器分成4組，每組由互補的兩個連接器構成，其中一個置于板卡頂層（Top），另外一個放置于板卡相同位置的底層（Bottom），這樣可以實現原型模塊的垂直層疊。
每個連接器都具有JTAG相關的管腳。頂層連接器JTAG相關的管腳為Top_tms、Top_tclk、Top_tdi和Top_tdo；底層連接器JTAG相關的管腳為Bottom_tms、Bottom_tclk、Bottom_tdi和Bottom_tdo。這一對互補連接器對外統一的JTAG信號定義為TMS、TCLK、TDI和TDO。這些信號的連接關系利用使能信號控制，頂層連接器上有板卡連接，Top_enable有效；底層連接器有板卡連接，則Bottom_enable有效。JTAG控制器的對外連接如圖2所示。
對于JTAG信號，TMS和TCLK是共用信號，所以JTAG控制模塊主要控制TDI和TDO的連接關系。其中Top_enable信號由板卡外部輸入，當有板卡連接時，Top_enable有效，否則為無效。Bottom_enable信號由板卡上撥碼開關控制。
當頂層連接器和底層連接器都不接外部板卡時， JTAG控制器模塊內部連接關系如圖3所示，即Bypassed模式。當頂層連接器上有板卡連接時，Top_enable有效，JTAG鏈要經過頂層的板卡環路到主板，JTAG控制器模塊內部連接關系如圖4所示。
如果底層連接器上有板卡連接，則Bottom_enable有效，JTAG鏈要經過底層的板卡環路到主板，JTAGController模塊內部連接關系如圖5所示。如果頂層和底層的連接器上都有板卡連接，即top_enable和Bottom_enable都有效，JTAG鏈要經過頂層和底層的板卡再環路到主板，JTAGController模塊內部連接關系如圖6所示。
整個SoC驗證模塊上共有4組這樣的連接器，每組連接器都有各自的JTAG控制器。
2 SoC原型模塊層疊方法
單FPGA的方案無法滿足驗證所需要的邏輯規模，可以采用多個模塊層疊組合的方式來構建更大規模的SoC驗證系統。借助EDA軟件，如Synplify公司的Certify軟件，可以將規模較大的RTL設計劃分成多個模塊，分別下載到多個FPGA上實現驗證。這就要保證層疊組合在一起的多個板卡上FPGA的JTAG鏈相互連接構成一個完整的回路，實現配置和測試的一致性。
沒有任何層疊擴展的SoC原型模塊JTAG環路如圖7所示，原型模塊的JTAG連接器通過下載電纜和PC主機的EDA軟件聯通起來。板上的JTAG信號經過FPGA主芯片后，閉環反饋給PC主機。板上4組連接器沒有連接任何板卡，因此都是Bypassed模式。
2.1 垂直層疊模式
垂直層疊模式是將SoC原型模塊邊沿對齊，垂直堆疊連接起來。每個FPGA都可以通過4個連接器與其他FPGA通信，共享最多480個IO管腳。這種模式支持2～4個原型模塊層疊，可以滿足絕大多數的應用。以兩個原型模塊垂直層疊為例，其JTAG環路示意圖如圖8所示。其中，原型模塊1位于原型模塊2的上方，通過高速連接器A來實現JTAG鏈閉合回路。由于模塊1的A組底層連接器與模塊2的A組頂層連接器相連，因此模塊1的Bottom_Enable開關要設置為使能狀態。
垂直層疊模式需要占用原型模塊的全部4個連接器，不能再支持其他功能擴展模塊，如高速AD/DA模塊、視頻采集模塊等，因此適合外圍接口較少的SoC驗證。如果外圍接口應用豐富，如多媒體SoC驗證，就需要采用平鋪式層疊模式。
2.2 平鋪層疊模式
平鋪層疊模式是將一個SoC驗證模塊作為系統主控模塊位于上方，其他SoC驗證模塊作為輔助模塊平鋪于下方。每個輔助模塊通過一個連接器和主控模塊通信，共享120個I/O管腳。這種模式支持5個原型模塊層疊。輔助模塊另外的3個連接器可以用來擴展多種類型的接口板，可以實現非常豐富的接口類型。
以5個原型模塊平鋪層疊為例，其JTAG環路示意圖如圖9所示。其中原型模塊1為主控模塊，其他為輔助模塊。
3 原型驗證實例
DTMB是具有自主知識產權的中國數字電視地面廣播傳輸系統標準，采用了多項利于提高系統性能的關鍵技術，適用于固定和移動兩種數字電視接收模式，并支持多業務的混合模式。BHDTMBT1006是北航通信測控技術研究所自主研發的地面數字電視多媒體廣播基帶調制芯片，其原型驗證就是在本文設計的SoC驗證系統上完成的。
BHDTMBT1006芯片的內部框圖如圖10所示。在SoC原型模塊上，驗證程序以芯片的實際工作頻率來運行“實速”驗證，驗證環境如圖11所示。
在SoC原型模塊上主要測試了以下8種模式，包括：
(1)FEC 0.4，長交織，4QAM，PN420，C＝3780，無導頻
(2)FEC 0.4，長交織，4QAM，PN420，C＝1，無導頻
(3)FEC 0.6，長交織，64QAM，PN420，C＝3780，無導頻
(4)FEC 0.6，長交織，64QAM，PN420，C＝1，無導頻
(5)FEC 0.8，長交織，4QAM－NR，PN595，C＝3780，有導頻
(6)FEC 0.8，長交織，4QAM－NR，PN595，C＝1，有導頻
(7)FEC 0.8，長交織，16QAM，PN595，C＝3780，有導頻
(8)FEC 0.8，長交織，16QAM，PN595，C＝1，有導頻
在信號幀長度為4 200個符號情況下，系統有效凈荷數據率測試結果如表1所示。
經過SoC原型模塊驗證后，BHDTMBT1006芯片已經成功流片。封裝后樣片的測試結果與SoC原型測試參數一致。
本文提出了一種基于FPGA的可層疊組合式SoC原型驗證系統，并且給出了實現方法。由于采用了創新性的互補型連接器和JTAG控制器，實現了多個原型模塊的拼接組合，可以適用于不同領域、不同規模的SoC原型驗證。結合了軟件硬件協同設計流程，大大降低了SoC驗證的復雜度，提高了SoC系統驗證的效率。
參考文獻
[1] 豐玉田，付宇卓，趙峰.大規模SoC設計中的高效FPGA驗證技術的研究與實現[J].電子技術應用，2006(2).
[2] 夏飛，劉光明.基于FPGA組的ASIC驗證原型系統和邏輯分割算法的研究與實現[J].計算機工程與科學，2006(9).
[3] LIN Yi Li，YOUNG Chung Ping，Su.A.W.Y.Versatile PC/FPGA-based verification/fast prototyping platform with multimedia applications.Instrumentation and measurement，IEEE Transactions on，Volume 56，Issue 6，2007(12)：2425-2434.
[4] GSCHWIND M.FPGA prototyping of a RISC processor core for embedded applications.IEEE transactions on very large scale integration(VLSI) systems，2001，9(2).
[5] Altera Inc..Stratix II Datasheet，2008.