序列密碼[1]又稱流密碼，是現代密碼學的一個重要分支，利用不斷變化的加密變換對明文消息進行逐字符（通常為二進制數）的加密變換，是“一次一密”的密碼體制。因其具有實現簡單、加解密速度快、密文傳輸中的錯誤不會在明文中產生大范圍擴散等特點，已成為新一代通信系統的主流加密算法[2]。

    前饋模型是一種典型的序列密碼結構模型，一般由1~n個反饋移位寄存器和前饋函數構成[3]。反饋移位寄存器的狀態值不僅參與自身反饋函數的計算，實現狀態更新，同時要輸出到前饋函數中完成密鑰的計算生成。TOYOCRYPT-HS1算法[4-7]是提交給日本技術信息促進機構密碼研究評估委員會的一個序列密碼算法，是一種典型的前饋模型序列密碼。其線性反饋移位寄存器LFSR（Linear Feedback Shift Register）基于Galois配置，第i級輸出序列由第i+t級的輸出序列右移d位形成，d的值只能通過求解GF(2n)上的一個離散對數問題才能得到，且d的值一般都很大[8]。可見，無論從安全性方面還是高效性方面，Galois配置的LFSR（下文中的LFSR特指Galois配置的LFSR）都是一種非常重要的計算結構，因而TOYOCRYPT-HS1算法具有一定的典型性，研究其高速實現方法具有重要的理論意義和實用價值。

    寄存器堆是架構的重要部件，根據存儲信息的不同用途，可劃分為密鑰寄存器、配置寄存器以及數據寄存器。密鑰寄存器用來存儲算法的128 bit主密鑰；配置寄存器用來存儲由特征多項式決定的128 bit反饋抽頭，以滿足算法中反饋抽頭位置可變的要求；數據寄存器用來存儲運算中產生的臨時數據，既可以實現小于等于d的可變步數的LFSR并行更新操作，又能夠支持密鑰的并行生成。
    根據LFSR的并行更新原理，依據提出的LFSR狀態轉移矩陣列向量預計算算法，LFSR并行更新電路根據LFSR的反饋抽頭、LFSR的狀態序列、并行更新時每一步對應的狀態轉移矩陣首列反饋抽頭和首位狀態信息等,在一個時鐘周期內計算生成1~d步的并行更新數據。
    算法中非線性布爾函數f(x0,x1,…，x127)中有1個1次項、63個2次與項、1個4次與項、1個17次與項和1個63次與項。分析各種與項的構成，考慮輸入變量數量、與項的次數和個數，2次、4次低次與項可以采用查找表的方式實現，17次、63次高次與項可以采用與陣列的方式實現，所有與項的計算結果與1次項一起經由“異或”運算產生1 bit密鑰輸出。架構中共設置d個非線性布爾函數單元，每個單元與某一時刻LFSR狀態序列中的某些狀態位連接，能夠同時計算輸出d bit密鑰。
4 實現結果與性能分析
4.1實現結果
    本文采用Verilog HDL硬件描述語言對TOYOCRYPT-HS1算法高速實現架構進行RTL級建模，并選用Altera公司Stratix III系列FPGA中的EP3SL340F1760C3芯片作為目標器件，在Quartus II 9.0環境下進行編譯和綜合。表1給出了該架構在不同并行更新步數下基于FPGA的實現結果。

4.2 性能分析
    圖3給出了本文提出的高速架構與參考文獻[4]中TOYOCRYPT-HS1算法實現的性能比較。參考文獻[4]沒有進行并行處理，每個時鐘周期內LFSR更新1步，同時輸出1 bit密鑰。而本文提出的高速架構采用了并行化設計技術，LFSR的并行更新和非線性布爾函數的密鑰生成分別在1個時鐘周期內完成，所有該架構能夠在2個時鐘周期內輸出d bit密鑰。比較發現，通過采用并行化的設計方法,本文提出的高速架構大大提升了TOYOCRYPT-HS1算法的處理性能,具有明顯的性能優勢。

    本文分析了TOYOCRYPT-HS1算法的結構特征，研究了LFSR的并行更新技術，提出了一種高速實現TOYOCRYPT-HS1算法的硬件架構?；诳芍貥嫷脑O計思想，將由固定密鑰生成的特征多項式作為LFSR反饋抽頭配置信息，能夠滿足算法中LFSR特征多項式可變的要求，同時實現了LFSR和非線性布爾函數的并行化設計。實驗結果表明，本文設計的TOYOCRYPT-HS1算法高速實現架構在處理性能上具有較大的優勢，最大吞吐率達到1.54 Gb/s。
參考文獻
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