0 引言

    目前大部分的SoC是混合信號設計，混合信號驗證成為了SoC成功的重要一環。混合信號驗證的挑戰主要包括：產生和驗證行為級模型、晶體管級仿真速度不夠快、缺少混合信號VIP、驗證功耗目標等。本文將分別介紹行為模型產生和數字為主的混合信號驗證方法學^[1]。

1 KW41設計

    KW41是一款超低功耗、高集成度的單芯片多協議無線通信MCU, 它集成了2.4 GHz收發器，同時具備BlueTooth Low Energy(BLE) V4.2 和IEEE 802.15.4射頻連接功能，內核采用ARM Coretex M0+，Flash容量高達512 KB，SRAM容量128 KB，具備硬件加密模塊，擁有豐富的外設接口。KW41 主要的應用包括：安保和近距離、醫療、智能家居、遙控無鑰門禁、遠程遙控、信標等。KW41是有NXP蘇州研發中心獨立完成的項目，包括頂層設計、驗證、后端、測試設計。KW41獲得了NXP 2016年度第四季度產品獎， 該獎項在NXP全球每季度只有一個。圖1為KW41的設計圖。KW41為NXP吸引了眾多客戶，創造了巨大的效益。KW41項目使用了先進的混合信號驗證方法，在項目流片之前能夠及時發現設計的問題， 流片前提供了信心，充分保證了KW41能夠一次流片成功。

2 用Schematic Model Generator創建行為級模型

    在傳統驗證流程中，模擬設計是由行為級模型來表征的，行為級模型包括：傳統數字模型、VerilogAMS模型、wreal模型、Verilog、SV nettype模型等^[2-3]。模型的創建者需要有一定的語言基礎，建模工作對模擬設計師提出了挑戰。一直以來，模擬設計師都期待一款圖形化的建模工具，Cadence schematic model generator(簡稱SMG)就是一款這樣的工具。SMG是基于virtuoso界面，通過創建模型電路圖, 一鍵自動生成行為級模型。行為級模型包括Verilog模型、VerilogAMS模型、wreal模型等，模型電路圖需要使用building blocks（簡稱BBT）來構建，類似搭積木的概念。SMG針對的用戶是缺少建模語言的模擬設計師。SMG提供了基本和高級的BBT，幫助用戶構建模型電路圖，模型電路圖在不同設計之間可以復用。SMG生成的模型是完全開放的，可以使用第三方的仿真器仿真。SMG提供了160種BBT, 包括模擬功能、數字功能、算數功能、信號轉換功能等。wreal模型的雙向傳輸門可實現雙向通信功能。wreal模型是最適合數字為主的微控制器的模型，KW41設計中大量使用了wreal模型。

    建模的第一步就是端口類型的聲明，連接到數字模塊的端口應該聲明成logic類型，連接到模擬模塊的端口應該聲明成wreal類型或者electrical類型，這樣可以避免插入互聯模塊。圖2為SMG的工作流程。

    多層次建模是建模中一個重要的方面，全部打平的一層建模很難保證模型和電路圖的一致性，電路圖更新以后，模型維護難度增大。圖3是多層設計理念。在模擬設計中需要提出多層次設計的要求，自上而下分別是L2層、L1層和L0層，只有L0層允許有基本的單元，L1、L2都是symbol和symbol的互聯。SMG支持多層次建模。

    模型需要對電壓進行檢測，成為功率感知建模。比如對于時鐘模塊，當輸入電壓低于0.6 V時，時鐘輸出0；當輸入電壓大于0.6 V且小于0.9 V時，時鐘輸出x；當輸入電壓大于0.9 V且小于1.3 V時，時鐘輸出是一個周期性的時鐘信號。對于輸入電壓的檢測，可以滿足實現低功耗驗證的需要。

    模型內建自測試需求。對于模擬設計來說，可能對于輸入信號有具體的要求，比如2個輸入信號同時為高是不允許的，內建的自測試可以幫助驗證工程師發現來自數字部分的錯誤設計。

3 數字為主的混合信號設計驗證流程

    微控制器是典型的數字為主的混合信號設計，包括混合信號設計，如ADC、DAC、時鐘、射頻模塊、電源管理模塊等。微控制器的混合信號驗證流程包括基于wreal模型的數字仿真、混合模式的數?；旌戏抡?、全芯片的晶體管級仿真。

3.1 混合模式的數?；旌戏抡?/strong>

    基于wreal模型的數字仿真使用Metrix driven驗證方法學，用wreal模型代表模擬設計，目標是發現數字設計的問題。模擬設計的仿真是在單獨的模擬仿真環境中進行，端口加的是靜態的激勵，通過運行各種corner的仿真來發現模擬設計的問題。通常數字和模擬關系十分緊密，有反饋的環路，由于wreal模型的局限性，模型不是100%精準，基于wreal模型的數字仿真和模擬模塊的晶體管級仿真都不能滿足復雜SoC設計的要求。為實現既使用來自數字設計的激勵，又能夠達到晶體管級仿真的精度^[4]，就需要混合模式的數?；旌戏抡?sup>[5]。

    KW41項目的混合模式的數?；旌戏抡媸窃赟oC驗證環境中完成的，是基于命令行方式的仿真。首先要制定詳細的混合模式數模仿真計劃，根據計劃編寫測試向量，對于仿真的結果，使用了自動化檢測的方法，包括模擬斷言、靜態動態模擬檢測等方法。這樣可以在設計的不同階段多次運行所有仿真激勵，自動化得到仿真結果，不是依靠人工檢測波形的方法。以上電序列驗證為例，設計中包括3個關鍵電壓輸入，每個電壓域的上電先后順序和上電快慢都沒有明確的要求。綜合考慮各個電壓的范圍，上電先后快慢因素，3個電壓域的上電關系有幾十種組合情況，所有的模擬斷言會在上電過程中檢測所有模擬模塊的行為，對于錯誤的行為會及時報錯，有效地發現了模擬設計中相關的問題，這些問題在單模擬模塊的晶體管級仿真中無法發現^[6]。

    alwas @(ref_clka)

    begin

        vdd_lv_core_out=$cgav("testbench.top.alwayson_

                domain.m4_core_driver.vddlv","potential");

            pmc_isnk_2u=$cgav("testbench.top.alwayson_

                domain.pmc_core_ln28fdsoi.REFBIAS.reg_isnk_2u_ztc_0","flow");

        core_vdddig_1p8_current = $cgav("testbench.top.

      alwayson_domain.pmc_core_ln28fdsoi.vdddig_1p8","flow");

    end

    average #(.id("core_vdddig"))  monitor_core_vdddig

                (.in(core_vdddig_1p8_current),.clka(`CLKA));

    這是模擬斷言的一個例子，用$cgav可以拿到模擬電路內部截點電壓和電流的值，可以用system verilog assertion來檢測這些電壓電流。Average函數可以算出電流的平均值。

    模擬assert是Cadence混合仿真中測模擬電路的一個重要特性。在圖4的設計中，來自bandgap的vref連接給一個模擬開關。圖5中pmos的襯底vdd來自adc regulator是關閉的，這違反了v(d,b)<0.3的規則，導致bandgap vref下降。Assertion 代碼：

    assert_vds assert sub=psvt33 expr="(v(d,s)>0.3)"

    assert_vdb assert sub=psvt33 expr="(v(d,b)>0.3)"

    生成的log文件：

    Warning from aps at time=10.5469 us during transient analysis `tran'.

        WARNING (APS-4056): assert_vdb, Instance

    testbench.top.a_ip_2p4ghz_transceiver_c90tfs.IRF_

                ANATOP.Ilf_sys.IADC.IADCQ.dac.I17.I0.MP:

            Expression `(v(d,b)>0.3)' is getting true.

        WARNING (APS-4056): assert_vdb, Instance

    testbench.top.a_ip_2p4ghz_transceiver_c90tfs.IRF_

        ANATOP.Ilf_sys.IADC.IADCI.dac.I17.I0.MP:

        Expression `(v(d,b)>0.3)' is getting true.

    Circuit check也可以用來檢測模擬電路，針對APS, XPS仿真器分別提供了不同的檢測語法。Static check在仿真開始之前進行檢測，dynamic check整個瞬態分析過程中持續檢測，最終結果為XML格式文件，可用瀏覽器查看。目前常用的是high impedance node、高阻截點檢查、leakage path檢查、floating node induced leakage path。

3.2 用XPS MS做全芯片晶體管級仿真

    混合模式晶體管級仿真中，數字設計是由RTL代碼來表征，由于使用了CPF流程，綜合以后會插入level shifter、isolation等單元，這些在RTL階段是不可見的。為了更精準仿真整個芯片的上電和進出低功耗模式的功能，需要在流片之前進行全芯片晶體管級仿真。使用Cadence XPS MS仿真工具。

    全芯片晶體管級仿真流程：產生全芯片網表，轉換模擬CDL網表到spice網表格式，產生SRAM verilogA模型，把C代碼轉成hex文件加載進入SRAM模型，加模擬激勵，用XPS仿真，存儲波形，使用circuit check檢測電路。

3.3 混合模式仿真發現問題分析

    圖6是混合模式數?；旌戏抡嬷邪l現的問題。27%的數字控制問題是指由于數字控制錯誤導致的模擬設計的錯誤，例如當LDO和DCDC同時工作時，LDO輸入應該比DCDC更低，由于數字的錯誤控制，出現了相反的情況。23%的模擬內部控制錯誤指的是模擬設計中的問題，如ADC外部參考電壓選擇電路錯誤，導致無法使用外部參考電壓。18%模擬模塊互聯錯誤指的是單個模擬模塊功能正確，但是互聯以后功能不正確，例如LDO輸出的參考電壓連接給IO regulator，當IO regulator打開之后，LDO參考電壓會出現上升，從而導致芯片產生低電復位。

4 結論

    在本項目中，數字驗證工程師基于SMG產生的wreal模型發現了大量數字設計的問題，wreal模型大大提高了仿真效率?；旌夏Ｊ降臄的；旌戏抡姘l現了模擬模塊互聯、數字和模擬交互等方面的問題，以及多電壓域、漏電等問題，全芯片晶體管級仿真保證芯片可以正常上電?；旌闲盘栻炞C方法學保證了芯片一次流片成功。

參考文獻

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[5] KUNDERT K.Principles of top-down mixed-signal design[EB/OL].The Designer′s Guide Community.(2003)[2017].http：//www.designers-guide.org/Design.

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作者信息：

梁  超1，2

（1.哈爾濱工業大學 航天學院，黑龍江 哈爾濱150001；2.恩智浦半導體蘇州研發中心，江蘇 蘇州215011）