0 引言

    隨著半導(dǎo)體工藝的進(jìn)步，時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter, TDC)本身功耗面積工藝延展性方面的優(yōu)勢(shì)使其越來(lái)越多地應(yīng)用于數(shù)字友好型模擬和混合信號(hào)電路當(dāng)中，如時(shí)間域ADC、全數(shù)字鎖相環(huán)(ADPLL)，其設(shè)計(jì)關(guān)鍵在于擁有高分辨率、良好的線性度、寬動(dòng)態(tài)范圍和大的信號(hào)帶寬。目前普遍實(shí)現(xiàn)的TDC可以大致分為奈奎斯特率(Nyquist-rate)型和過(guò)采樣(Oversampled)型，與ADC類似，前者適用于高采樣率情形而后者通常具備寬的動(dòng)態(tài)范圍和較高的分辨率。對(duì)于Oversampled TDC即ΔΣ TDC按照噪聲整形階數(shù)可以被分為一階和高階噪聲整形TDC。前者主要包括基于門(mén)控環(huán)形振蕩器型(Gated-ring Oscillator based，GRO-based)TDC^[1]和基于轉(zhuǎn)換環(huán)形振蕩器型(Switched-Ring Oscillator based，SRO-based)TDC^[2]，但這兩種結(jié)構(gòu)被限制在一階噪聲整形，為了獲得高分辨率和寬帶寬需要很高的過(guò)采樣比(oversampling ratio，OSR)。而高階噪聲整形的TDC可以避免這一要求。

    近兩年來(lái)，時(shí)間域信號(hào)處理電路如時(shí)間放大器、時(shí)間差加法器以及時(shí)間差寄存器等電路結(jié)構(gòu)^[3-5]的涌現(xiàn)為實(shí)現(xiàn)高階ΔΣ TDC提供了很高的靈活性。

    基于以上分析，本文提出了一種基于GRO-based TDC并利用時(shí)間累加器來(lái)實(shí)現(xiàn)二階噪聲整形的ΔΣ TDC，該結(jié)構(gòu)的最大特點(diǎn)是不僅對(duì)量化噪聲進(jìn)行了二階整形，還能對(duì)GRO-based TDC的轉(zhuǎn)移誤差(gating skew)和GRO本身的相位噪聲分別進(jìn)行一階和二階整形，使得輸出頻譜低頻部分噪聲水平不再由GRO的1/f噪聲主導(dǎo)，而是由時(shí)間累加器中時(shí)間差加法器的誤差決定。仿真表明所提出的TDC的有效分辨率可以達(dá)到2 ps，而且功耗較低。為了保證時(shí)間累加器不飽和，對(duì)TDC的輸入時(shí)間差有諸多限制，使得其應(yīng)用場(chǎng)景有限。

1 系統(tǒng)設(shè)計(jì)

    本文的設(shè)計(jì)基礎(chǔ)是GRO-based TDC，其簡(jiǎn)化框圖和時(shí)序圖如圖1所示，輸入高電平時(shí)環(huán)形振蕩器振蕩，低電平時(shí)狀態(tài)維持，可重置計(jì)數(shù)器在一個(gè)采樣周期T_S內(nèi)通過(guò)對(duì)某一相輸出沿計(jì)數(shù)得到數(shù)字輸出碼D_OUT，輸入脈沖由于其上升沿的周期性可作為時(shí)鐘使用。GRO-based TDC本身具備一階量化噪聲整形特性，前一個(gè)采樣周期剩余誤差(即量化誤差T_Q[n-1])自然地成為了下一個(gè)周期的初始時(shí)間T_QI[n]，容易得出T_QI[n]=T_GRO-T_Q[n-1]，其中T_GRO為GRO振蕩周期，實(shí)際上，當(dāng)對(duì)振蕩器每一相輸出都計(jì)數(shù)時(shí)，TDC的raw resolution將由T_GRO減小到一級(jí)延時(shí)單元的延時(shí)T_q。第n個(gè)周期TDC轉(zhuǎn)換關(guān)系為式(1)：

    如果將GRO-based TDC兩個(gè)連續(xù)的數(shù)字輸出相減，即將T_OUT[n]-T_OUT[n-1]作為新的輸出結(jié)果，關(guān)于量化噪聲將呈現(xiàn)一個(gè)二階整形效果如式(3)，然而這個(gè)數(shù)字輸出D_desired[n]對(duì)應(yīng)的是T_IN[n]-T_IN[n-1]而并非T_IN[n]的量化結(jié)果。

    上面的式子即意味著時(shí)間累加過(guò)程。因此可以通過(guò)在GRO-based TDC的輸出端引入一階差分同時(shí)輸入時(shí)間間隔在量化之前進(jìn)行時(shí)間域的累加，從而實(shí)現(xiàn)一個(gè)二階量化噪聲整形的TDC。

    基于以上分析，本文所提出的二階ΔΣ TDC(此處的ΔΣ與傳統(tǒng)意義不同)采用了如圖2所示的結(jié)構(gòu)，主要包括門(mén)控環(huán)形振蕩器(GRO)及其輸入信號(hào)處理電路(GRO Input Stage)和結(jié)果產(chǎn)生電路(Digital Phase Processor)，時(shí)間累加器(Time Accumulator，TA)和數(shù)字差分器(Digital Differentiator)。在此結(jié)構(gòu)中輸入時(shí)間間隔序列經(jīng)過(guò)TA累加后送入GRO-based TDC，其輸出結(jié)果再通過(guò)一個(gè)數(shù)字差分器以獲得真實(shí)的量化結(jié)果。TA可以通過(guò)兩個(gè)時(shí)間差加法器實(shí)現(xiàn)。

2 電路設(shè)計(jì)

2.1 時(shí)間域信號(hào)處理電路

    本文所采用的時(shí)間域信號(hào)處理電路的基礎(chǔ)是如圖3所示的門(mén)控延時(shí)緩沖(Gated Delay Buffer，GDB)單元，兩個(gè)反相器通過(guò)一個(gè)負(fù)載電容C_mid串聯(lián)，第一個(gè)門(mén)控反相器(Gated Inverter，GI)增加了兩個(gè)輸入控制信號(hào)HLD和AWK。當(dāng)HLD上升沿到來(lái)時(shí)反相器被關(guān)斷直到AWK上升沿的到來(lái)，代表輸入時(shí)間差ΔT_IN的兩個(gè)上升沿分別作用于IN和HLD端，當(dāng)?shù)谝粋€(gè)上升沿作用于IN端時(shí)，中間節(jié)點(diǎn)電壓V_mid開(kāi)始放電直到第二個(gè)上升沿作用于HLD端，在V_mid維持狀態(tài)時(shí)，一個(gè)觸發(fā)信號(hào)作用于AWK使電容恢復(fù)放電，最終在輸出端產(chǎn)生新的上升沿信號(hào)。

    在此基礎(chǔ)上實(shí)現(xiàn)時(shí)間差加法器(Time-Difference Adder，TDA)的電路結(jié)構(gòu)和工作原理如圖3所示，兩個(gè)輸入時(shí)間間隔都被增加了固定時(shí)間偏移T_off以保證正的時(shí)間差^[4]，ΔT_IN1^*和ΔT_IN2^*，同時(shí)第二個(gè)操作數(shù)兩個(gè)輸入需要交叉連接，從而輸出的時(shí)間差為T(mén)_OUT=(T_d-ΔT_IN2^*)-(T_d-ΔT_IN1^*)=(T_d-(-ΔT_IN2+T_off))-(T_d-(ΔT_IN1+T_off))=ΔT_IN1+ΔT_IN2。

    時(shí)間累加器可以通過(guò)兩個(gè)時(shí)間差加法器來(lái)實(shí)現(xiàn)^[4]，如圖3所示，每一個(gè)TDA的輸出都接到另一個(gè)TDA的輸入上，當(dāng)同一個(gè)時(shí)間上升沿(零時(shí)間差)作為T(mén)DA2的一個(gè)輸入時(shí)，TDA2實(shí)際上是作為一個(gè)單位增益的TDR在工作，在離散時(shí)間域中對(duì)應(yīng)z^-1功能。通過(guò)分別將refb(ref的反相信號(hào))和ref作為T(mén)DA₂和TDA₁的AWK信號(hào)，一系列輸入時(shí)間差能夠被累加起來(lái)。

    累加器容易飽和限制了這種結(jié)構(gòu)的應(yīng)用場(chǎng)景，加入了固定時(shí)間偏移的時(shí)間差ΔT_IN^*必須要處于(0，T_d)范圍內(nèi)，累加過(guò)程中的每一次結(jié)果都必須滿足這個(gè)約束，因此如果持續(xù)輸入一個(gè)正的時(shí)間差序列或者如果某一次輸入時(shí)間差絕對(duì)值較大，累加器將會(huì)飽和。可以通過(guò)增加T_d(本文中設(shè)計(jì)為2.8 ns)來(lái)緩解這一限制，一個(gè)最直接的辦法就是增加前面提到的負(fù)載電容C_mid。這種類型的TDC比較適合用于ADPLL頻率鎖定后的相位追蹤階段，ref信號(hào)和div信號(hào)之間的相位差時(shí)正時(shí)負(fù)且均值為零(帶分頻器結(jié)構(gòu)II型ADPLL)。

2.2 門(mén)控環(huán)形振蕩器

    本文采用了15級(jí)多路(Multi-path)環(huán)形振蕩器結(jié)構(gòu)，Multi-path結(jié)構(gòu)有利于減少電荷泄漏和再分布導(dǎo)致的轉(zhuǎn)移誤差(Gating Skew)^[1]，可以保證較理想的一階量化噪聲整形效果，即轉(zhuǎn)移誤差導(dǎo)致的相位噪聲減少(振蕩結(jié)束時(shí)相位的隨機(jī)性使轉(zhuǎn)移誤差在相位域呈現(xiàn)為白噪聲底)，然而該結(jié)構(gòu)在本文中并未呈現(xiàn)能夠提高分辨率的特性，一般來(lái)講讀出電路中標(biāo)準(zhǔn)數(shù)字邏輯電路限定了最大振蕩頻率，振蕩頻率一定時(shí)，一個(gè)盡量高的分辨率意味著更大的級(jí)數(shù)，讀出電路的復(fù)雜度和電路的功耗增加。雖然更多的級(jí)數(shù)更有利于減小轉(zhuǎn)移誤差的影響，但隨之而來(lái)的電路器件和版圖的失配帶來(lái)的噪聲削弱了這一優(yōu)勢(shì)^[6]，此外較低的分辨率允許使用更大尺寸的晶體管從而減小閃爍噪聲，在一定的輸入時(shí)間間隔內(nèi)意味著更少次數(shù)的翻轉(zhuǎn)進(jìn)而減小功耗。

    延時(shí)單元采用了偽差分結(jié)構(gòu)，如圖4所示，主要是為了減小狀態(tài)監(jiān)測(cè)過(guò)程對(duì)于上升下降時(shí)間之間失配和對(duì)于緩沖器、DFF的轉(zhuǎn)換閾值的敏感性^[7]，再加上相對(duì)較大的raw resolution，因此可以避免讀出電路需要分組^[1]。單元輸出節(jié)點(diǎn)增加的負(fù)載電容有利于振蕩器在hold狀態(tài)時(shí)節(jié)點(diǎn)電荷的保持。仿真表明GRO振蕩頻率為1.19 GHz，相位噪聲為-101 dBc@1 MHz，可以推算出TDC的Raw Resolution約為28 ps。

2.3 讀取電路

    本文設(shè)計(jì)的TDC的讀取電路(Readout Circuits)框圖如圖5所示，靈敏放大器型觸發(fā)器用于采樣GRO的相位，異或門(mén)通過(guò)比較相鄰采樣相位來(lái)檢測(cè)狀態(tài)序列中“00”和“11”位置，再加上某一個(gè)相位采樣值及其計(jì)數(shù)值(如圖5中的φ₀和Cnt[7:0])通過(guò)適當(dāng)?shù)木幋a和一階差分后可以得到TDC的量化結(jié)果^[2]。施密特觸發(fā)器有效避免了重復(fù)計(jì)數(shù)的錯(cuò)誤^[6]，同時(shí)相對(duì)于文獻(xiàn)[1]中的de-glitch電路工作速度更快，其輸出結(jié)果通過(guò)鎖存器后給到一個(gè)8位的計(jì)數(shù)器，鎖存器使能時(shí)間應(yīng)長(zhǎng)于GRO使得要計(jì)數(shù)的翻轉(zhuǎn)沿能夠及時(shí)抵達(dá)計(jì)數(shù)器。對(duì)于計(jì)數(shù)和相位檢測(cè)可能出現(xiàn)的非一致性^[1]已在數(shù)字邏輯中加入了校正。

3 仿真結(jié)果與分析

    50 MHz相位調(diào)制信號(hào)被用來(lái)評(píng)估所提出的TDC的動(dòng)態(tài)特性，輸入為固定時(shí)間偏移1.4 ns加上由300 kHz正弦波調(diào)制得到的峰值15 ps的時(shí)變小信號(hào)時(shí)間差，這個(gè)時(shí)間差在仿真中由電壓-時(shí)間轉(zhuǎn)換電路(Voltage-to-Time Converter，VTC)得到，整體的仿真環(huán)境如圖6所示。VTC電壓時(shí)間轉(zhuǎn)換增益約為50 ps/100 mV，當(dāng)300 kHz，15 mV峰值且互為反相的兩個(gè)電壓信號(hào)加上600 mV的直流偏置電壓給到圖中兩個(gè)VTC的電壓控制端時(shí)，輸出得到峰值15 ps的時(shí)變小信號(hào)時(shí)間差。由于VTC輸入電壓變化范圍較小，其非線性可以忽略。

    圖7給出了時(shí)間累加器部分輸出結(jié)果，可以看出時(shí)間差加法器的非理想特性引入的誤差在累加過(guò)程中被放大。波形的峰值約為400 ps，與理論計(jì)算(fs/(2πf_in)×15 ps)得到的397.8 ps基本保持一致。

    圖8呈現(xiàn)了Virtuoso AMS環(huán)境下仿真的結(jié)果在MATLAB中進(jìn)行處理所得到的功率譜密度(Power Spectral Density，PSD)，處理方式為16 384點(diǎn)FFT，加hanning窗，1 M帶寬內(nèi)信噪比為36.7 dB。為了提高仿真效率，讀取電路中的譯碼電路用Verilog代碼代替，其余部分均為晶體管級(jí)電路。作為對(duì)比，圖9給出了GRO-based TDC的輸出功率譜密度，1 M帶寬內(nèi)信噪比為29.7 dB，可以發(fā)現(xiàn)二階量化噪聲整形相對(duì)于一階顯著提高了TDC的性能。

    結(jié)果表明本文所提出的ΔΣ TDC基本實(shí)現(xiàn)了二階量化噪聲整形效果，1 M帶寬內(nèi)噪聲底約為-82 dBps²/Hz（圖8中橫線），等效到50 Ms/s Nyquist型TDC的分辨率約為2 ps，因此本文設(shè)計(jì)的TDC有效分辨率在1 M帶寬內(nèi)可以達(dá)到2 ps。通常GRO-based TDC低頻PSD由VCO的1/f閃爍噪聲主導(dǎo)，會(huì)在低頻段呈現(xiàn)-10 dB/decade的變化趨勢(shì)，如圖9所示。而本文的結(jié)構(gòu)突破了該限制，GRO-based TDC的物理噪聲如VCO本身的相位噪聲和非物理噪聲如轉(zhuǎn)移誤差分別被二階和一階整形，時(shí)間差加法器的誤差在時(shí)間累加器中也會(huì)逐漸積累，所以只有該誤差才會(huì)不經(jīng)整形地傳遞到輸出端。兩個(gè)TDA的誤差近似白噪聲，所以輸出頻譜低頻部分平坦，圖8中橫線對(duì)應(yīng)的均方根抖動(dòng)(rms jitter)為577 ps_rms。因此，減小的TDA的誤差對(duì)于改善TDC的性能具有重要意義，精心設(shè)計(jì)的TDA能夠進(jìn)一步提高信噪比。

    電路整體功耗取決于輸入時(shí)間間隔，進(jìn)一步仿真表明在測(cè)量間隔1 ns時(shí)功耗約為1.19 mW。

4 結(jié)論

    本文設(shè)計(jì)了一種具備二階量化噪聲整形功能的ΔΣ TDC，兼具高分辨率和寬帶寬特點(diǎn)。這種結(jié)構(gòu)實(shí)現(xiàn)高階量化噪聲整形的方式避免了單環(huán)結(jié)構(gòu)潛在的穩(wěn)定性問(wèn)題和MASH結(jié)構(gòu)中的失配問(wèn)題，而僅僅需要增加的時(shí)間累加器是時(shí)間域電路，這一點(diǎn)符合深亞微米CMOS工藝下用時(shí)間精度換取信號(hào)幅度的趨勢(shì)，這些電路高度數(shù)字化，主要由邏輯門(mén)電路構(gòu)成，將極大程度地受益于數(shù)字電路可遷移性強(qiáng)等特點(diǎn)。該結(jié)構(gòu)的缺點(diǎn)是輸入動(dòng)態(tài)范圍小，適用于ADPLL的相位追蹤階段。仿真表明本文所設(shè)計(jì)的ΔΣ TDC在1 M帶寬內(nèi)能夠取得2 ps的有效分辨率。

參考文獻(xiàn)

[1] STRAAYER M Z，PERROTT M H.A multi-path gated ring oscillator TDC with first-order noise shaping[J].IEEE J.Solid-State Circuits，2008，(44)4：1089-1098.

[2] ELSHAZLY A，RAO S，YOUNG B，et al.A noise-shaping time-to-digital converter using switched-ring oscillators-Analysis，design，and measurement techniques[J].IEEE J.Solid-State Circuits，2014，(49)5：1184-1197.

[3] YU W，KIM K S，CHO S H.A 0.22 psrms integrated noise 15 MHz bandwidth fourth-order ΔΣ time-to-digital converter using time-domain error-feedback filter[J].IEEE J.Solid-State Circuits，2015，(50)5：1251-1262.

[4] HONG J P，KIM S J，LIU J，et al.A 0.004 mm² 250 uW ΔΣ TDC with time-difference accumulator and a 0.012 mm² 2.5 mW bang-bang digital PLL using PRNG for low-power SoC applications[C].IEEE ISSCC Dig.Tech.Papers，2012：240-242.

[5] KIM K S，YU W，CHO S H.A 9 bit，1.12 ps resolution 2.5 b/stage pipelined time-to-digital converter in 65 nm CMOS using time-register[J].IEEE J.Solid-State Circuits，2014，(49)4：1007-1016.

[6] YAO C W，JR A N W.A 2.8-3.2 GHz fractional-N digital PLL with ADC-assisted TDC and inductively coupled fine-tuning DCO[J].IEEE J.Solid-State Circuits，2013，(48)3：698-710.

[7] NG A W L，ZHENG S Y，LUONG H C.A 4.1 GHz～6.5GHz all-digital frequency synthesizer with a 2nd-order noise-shaping TDC and a transformer-coupled QVCO[C].Proc.ESSCIRC 2012：189-192.

作者信息：

趙  磊1，2，張  鋒1

（1.中國(guó)科學(xué)院 微電子研究所，北京100029；2.中國(guó)科學(xué)院大學(xué)，北京100049）