ADC是一個敏感器件，要好好對待它的各個輸入端口，才能得到它本身的性能。

　　常規的，我們會在輸入端加入抗混疊濾波器，時鐘端使用抖動極低的時鐘芯片的輸出，那電源輸入端呢？

　　在選用電源時，市面上有這么多LDO或者DC-DC，我們到底應該選擇性能何樣的，才能挖掘出ADC的本身性能呢。

　　為什么要好好考慮電源呢？

　　理想的電源就是一個直流信號，但是現實中，會有交流噪聲疊加在上面，這些噪聲就會影響ADC的性能。

　　ADC的PSSR和PSMR

　　ADC的PSSR大體的意思就是，假設有一個噪聲信號疊加在DC上，然后測試ADC的輸出，看該噪聲信號在FFT頻譜上的幅度，即體現ADC對電源噪聲本身的衰減。

　　ADC的PSMR，大體的意思是，假設有一個噪聲信號疊加在DC上，該噪聲信號會與模擬信號輸入產生調制信號，看該調制信號在FFT頻譜上的幅度。

　　簡單來說，就是假設疊加在DC的噪聲信號為1MHz，模擬輸入信號為100MHz，而PSSR關注的是ADC輸出端1MHz的幅度，而PSMR關注的則是ADC輸出端101/99MHz等的幅度。

　　如何測試ADC的PSSR呢？

　　如上所述，ADC的PSSR即使ADC對電源上疊加的噪聲的衰減。所以，我們可以按下面方式進行ADC的PSSR指標的測試：

　　(1)用信號源產生一頻率為f的正弦信號，并將其疊加到直流電源上。

　　(2)用疊加了交流信號的直流電給ADC供電，同時將ADC的模擬輸入端接地。

　　(3)計算ADC的輸出頻譜，看其頻譜上在f處的雜散電平。

　　(4)遍歷信號源的頻率，可以測出ADC的PSSR與雜散頻率的關系。

　　廠家ADC的手冊上，有時候會提供PSSR指標，比如60dB就是一個比較常規的值；有時候則沒有提到這個指標。這個時候該怎么辦呢？

　　(1) 向ADC的供應商要。要是有原廠FAE直接對接的話，那是很幸福。如果沒有的話，可以去廠家官網上的論壇上去留言，碰碰運氣，看看會不會有原廠技術人員回答你的問題。我在TI的網站上提了幾個問題，感覺技術人員都回答的很及時。不知道是不是負責該版塊的技術人員正好特別盡責。

　　(2) 自己測試PSSR

　　(3) 如果對成本不敏感的話，可以選擇好的LDO，再多加電容濾波。

　　如何測試ADC的PSMR呢？

　　步驟：

　　見上面測試ADC的PSSR步驟。

　　區別在于：

　　(1)因為是要測試調制信號，所以產生噪聲信號的信號源的輸出頻率一般會設置的比較低，比如1KHz~100KHz。

　　(2)ADC的模擬輸入端也要有信號輸入。

　　電源噪聲對ADC性能的影響

　　有了PSSR和PSMR的數據，就要聊聊怎么將這些數據應用到設計中了。即如何選擇電源芯片，以確保能達到ADC需要的要求。

　　大概步驟如下：

　　(1)看電源芯片的手冊，查看其輸出噪聲指標，如果用DC-DC的話，還要看其

　　開關頻率。

　　(2)看ADC手冊上給出的PSSR值。

　　(3)用文中提供的excel文件進行計算.

　　結合excel文件，解釋電源的選擇

　　理想ADC

　　(1)假設ADC的滿幅輸入是2Vpp，采樣頻率為125MSPS，位數為16bit，在藍色域輸入對應數字，即可計算出理想ADC的信噪比為98dB,噪聲底噪為1.1157nVrms/√Hz。

　　(2)假設選擇了一LDO，其在10Hz~100KHz的帶寬內，輸出總噪聲為4uVrms,即對應12.65nVrms/√Hz。

　　(3)如果不考慮ADC的PSSR，則算出ADC最終能輸出的信噪比為76.95dB

　　(4)假設ADC的PSSR為60dB,則算出ADC最終能輸出的信噪比為98.07dB.

　　實際ADC

　　(1)假設ADC的滿幅輸入是2Vpp，采樣頻率為125MSPS，位數為16bit，實際SNR為78dB,在藍色域輸入對應數字，即可計算出噪聲底噪為11.26nVrms/√Hz。

　　(2)假設選擇了一LDO，其在10Hz~100KHz的帶寬內，輸出總噪聲為4uVrms,即對應12.65nVrms/√Hz。

　　(3)如果不考慮ADC的PSSR，則算出ADC最終能輸出的信噪比為74.45dB，惡化了約3.55dB.

　　(4)假設ADC的PSSR為60dB,則算出ADC最終能輸出的信噪比為77.99999452dB,基本沒惡化.

　　所以，只有在文件中輸入相應數據，你就可以計算出你應該選擇輸出噪聲為多少的LDO。當然如果你在LDO的輸出端用了濾波措施，在ADC電源供電端加了去耦電容，那對LDO的噪聲要求會降低。