2021全球數字經濟大會上指出，2020年我國數字經濟規模近5.4萬億美元，居世界第二位；同比增長9.6%，增速位于全球第一。當前全球EDA市場規模約為百億美元，但EDA對于芯片產業來說是一個異常重要的工具，其使用場景貫穿了芯片的設計、制造和封測全流程，撬動了上萬倍產值的產業數字化發展。
隨著芯片制造工藝越來越細，芯片集成度越來越高，芯片規模越來越大，包括設備、材料和工具在內的芯片產業供應鏈正在經歷著巨變。尤其是被稱為芯片行業“工業母機”的EDA，其面對的挑戰更是前所未有的。
在過去幾十年里，在這些EDA工具的幫助下，芯片產業得以發展到今天，并成長到現今的的規模。但進入最近幾年，芯片設計又給EDA帶來了新的要求。
芯片設計的驗證之“苦”
根據應用場景的不同，EDA工具又可以分為設計、驗證、制造等幾大類。但正如前文所說，EDA正在迎來關鍵一役，這在EDA的關鍵一環——驗證上體現得尤其明顯。
所謂驗證，在芯片設計流程中一般包含了需求定義、功能實現、功能驗證、邏輯綜合以及物理實現等幾個方面。作為芯片設計過程中的重要一環，驗證在芯片設計的每一個步驟都不可或缺，能幫助設計團隊及時發現芯片設計的錯誤。也只有經過充分的仿真和驗證，才能確保流片的質量。
特別是現在，隨著芯片研發成本的極速增加，驗證變得比以往任何時候更為重要。
據DARPA的報告介紹，回顧過去幾十年芯片設計環境成本的轉變，可以看到在上世紀八十年代年到2000年之間，因為工具可以輕易支持芯片的設計需求，因此其成本、設計時間都還算合理。自2000年到現在，芯片的設計成本急速升高。當中的一個關鍵原因就是我們迄今還沒有找到一個超效率工具來應對當前復雜的芯片設計。在這種情況下，就倒逼工程師在芯片設計驗證上花更多的功夫，以保證芯片設計的正確性和成功率。
事實上，從IBS的統計我們也看到，驗證在芯片設計流程中的重要性也日漸增長。他們表示，芯片設計上的花費主要有兩大塊，分別是功能驗證和軟件的開發。這兩方面也是造成芯片設計成本急速上升的主因。
芯華章首席科學家TC Lin也指出，驗證的瓶頸會影響整個芯片的設計周期。這主要是因為不管在前期需求定義的階段，還是在RTL綜合之前，都需要把這個高層次設計做一個完整的驗證；而在寫完RTL之后，我們還需要通過綜合獲得門級電路，然后再經過布局布線來產生最后的線。在這過程中也有可能造成功能上的錯誤，為此必須要再做一次驗證；即便在芯片流片回來之后，我們也還需要確定所有的工藝都是符合我們的需求，所以我們還避免不了一個post-silicon（流片后）的驗證。
驗證的三大痛點
業內人士普遍認為，驗證環節面臨三個痛點
1.工具缺乏兼容性；
雖然每個工具都能解決相應的問題，但是由于算法引擎上不能進行有效的交互與共享，無法做到互聯互通、相互反饋。這就使得許多時候芯片研發都是在重復造輪子，甚至還出現使用不同的工具驗證，得到并不一致結果的情況。
2.數據的碎片化，降低了驗證重用的可能性，讓結果的調試分析和驗證收斂變得更加困難；
在芯片長達1-2年的驗證流程中，往往會使用不只一種工具，每種工具都能產生驗證覆蓋率，但是融合共享覆蓋率卻遲遲難以實現。在碎片化問題的影響下，業內的普遍共識為：數字驗證中的激勵移植、重復編譯、碎片化調試所浪費的時間占到總體驗證時間的30%以上。
3.工具的缺乏創新；
現在的主流工具經歷了過去一二十年的發展，積累了陳舊的技術包袱，這些技術包袱使得工具很難和人工智能、云原生這些先進技術融合。更重要的是，這些工具組合形成的平臺其實沒有從架構之初就進行全盤考慮，因此難以融合并提供相互兼容的全面解決方案。EDA技術必須全面進階，在底層框架上進行創新，支持多種處理器架構；支持云原生、人工智能等技術；最關鍵的，它們必須從方法學上有所創新。
在筆者看來，這些也都是芯片設計追求更快、更強、更簡單的阻礙，更是產業選擇國產化工具需要面對的重大阻礙。
突破！更多更全面的驗證選擇
為了解決這些痛點，芯華章采用了“終局思維”方式進行研發布局，致力于通過自主創新，“以終為始”，瞄準未來的同時立足現實需求，在日前推出了由三大基座以及五大產品系列共同構成的智V驗證平臺FusionVerify Platform。
FusionVerify Platform具備統一的調試系統、編譯系統、智能分割技術、豐富的場景激勵源、統一的云原生軟件架構，能融合不同的工具技術，對各類設計在不同場景需求下，提供定制化的全面驗證解決方案，解決當前產業面臨的點工具各自為政的兼容性挑戰以及數據碎片化導致的驗證效率困擾。
TC Lin指出，智V驗證平臺還能有效提高驗證效率與方案的易用性，并帶來點工具無法提供的驗證效益，給產業帶來更靈活、更豐富的解決方案。
基于統一的底層框架智V驗證平臺，芯華章在日前發布了4款數字驗證EDA工具，分別是：高性能FPGA原型驗證系統樺捷（HuaPro-P1）、國內領先的數字仿真器穹鼎（GalaxSim-1.0）、新一代智能驗證系統穹景（GalaxPSS）以及國內率先基于字級建模的可擴展形式化驗證工具穹瀚（GalaxFV）。
其中，樺捷帶有自研的軟件，可自動化實現智能設計流程，減少用戶人工投入、縮短芯片驗證周期；
穹鼎使用新的軟件構架提供多平臺支持，并且已在多個基于ARM平臺的國產構架上測試通過。在語義解析、仿真行為、時序模型上，更是已達到主流商業仿真器水平；
穹景則基于Accellera PSS標準和高級驗證方法學的融合，針對目前和將來復雜驗證場景，自動生成場景，降低對工程師手工編寫場景的經驗依賴，提高驗證的場景覆蓋率和完備性；
穹瀚GalaxFV更是國內率先采用高性能字級建模（Word-Level Modeling）方法構建的形式化驗證工具，在模型上已達到國際先進水平，提高了易用性和使用效率，為形式化驗證應用于產業降低了門檻。
這些產品都已達到對應領域的主流商業水平，甚至在部分性能指標上已達到國際先進水平。
芯來CEO彭劍英表示，“芯華章的驗證工具，仿真器、智能驗證PSS、形式化驗證和原型驗證，讓我們看到了國產EDA工具的希望。芯華章PSS工具能夠快速地構建復雜場景，滿足SoC高覆蓋率的需求，特別是在我們的CPU驗證，Cache一致性的高復雜場景下。”
厚積薄發的“芯華章”速度
眾所周知，EDA 是一個準入門檻極高的高精尖領域，而驗證的任何一個小錯誤都可能造成流片失敗，甚至可能導致芯片公司喪失核心競爭優勢，因此，驗證EDA一直是國內EDA產業的短板。
發布會上，芯華章結合具體的應用場景，進行了新產品的實際使用演示，全方位展示新產品的使用過程和驗證效果，收獲參會業界專家及產業合作伙伴們的高度認同。芯華章新產品的發布仿佛給產業發展打下了一劑強心針。
據悉，芯華章于2020年3月成立，吸引了包含首席科學家T.C. Lin、EDA與算法專家YT Lin、系統設計EDA專家顏體儼、硬件驗證專家陳蘭兵、動態仿真及形式驗證專家齊正華、驗證專家朱洪辰等多位具備二、三十年EDA研發經驗的多位科學家與行業專家加盟。
本次產品發布，是芯華章團隊交上的一份答卷。也代表著芯華章為中國芯片產業補短板的初心，踏出了扎實的第一步。
王禮賓表示，上述產品凝結了芯華章300名員工過去一年多來攻堅克難、精誠合作的成果，也得益于于華為海思、中興微電子、紫光展銳和天數智芯等一批國內優秀企業在這過程中無私地幫助，共同打磨、迭代、優化產品，從而使得芯華章的首批產品得以順利問世，并將面向國內外集成電路設計企業。
“我們可喜地看到，成立不到兩年的芯華章就已經推出了擁有自主知識產權，支持國產計算機架構服務器的高性能集成電路設計工具，這些產品在部分指標上已經達到了國際先進水平，能為國產芯片的研發工作提供更多的選擇，促進國產集成電路產業鏈更安全的發展。”工程院院士沈昌祥評論說。他進一步指出，EDA領域需要深厚的技術積累。如今在國家政策支持和企業的不斷努力下，國產EDA正在不斷實現突破。
上月底，工業和信息化部發布《“十四五”軟件和信息技術服務業發展規劃》，規劃提出依托國家科技計劃，補齊產業短板，提升基礎能力。落實軟件企業稅收優惠政策，持續完善惠企舉措。“規劃”中指出，在此期間我們的主要任務之一就是聚力攻堅基礎軟件，當中就包括了電子設計自動化軟件（EDA）。
按照“十四五”規劃，我們在接下來的幾年需要建立 EDA 開發商、芯片設計企業、代工廠商等上下游企業聯合技術攻關機制，突破針對數字、模擬及數模混合電路設計、驗證、物理實現、制造測試全流程的關鍵技術，完善先進工藝工具包。
由此可見，先人一步的芯華章必然會在國產EDA市場中持續扮演重要角色。
“未來，我們將繼續以用戶的需求進化為核心，以技術創新為源動力，采用敏捷開發、持續集成等先進軟件開發流程，不斷打磨平臺及產品。這組”王炸“將是一個開始，希望可以讓我們的芯片產業實現‘王炸在手，驗證自由’！”王禮賓最后說。