近日，關(guān)于臺(tái)積電3nm工藝制程有了新消息，據(jù)外媒digitimes最新報(bào)道，半導(dǎo)體設(shè)備廠商透露，臺(tái)積電3納米良率拉升難度飆升，臺(tái)積電因此多次修正3納米藍(lán)圖。

　　本文引用地址：http://www.eepw.com.cn/article/202202/431420.htm

　　實(shí)際上，隨著晶體管數(shù)量的堆積，內(nèi)部結(jié)構(gòu)的復(fù)雜化，3nm工藝制程的良品率確實(shí)很難快速提升，達(dá)成比較好的量產(chǎn)水平。

　　臺(tái)積電3納米良率難提升 多版本3nm工藝在路上

　　因此，臺(tái)積電或?qū)⒁?guī)劃包括N3、N3E與N3B等多個(gè)不同良率和制程工藝的技術(shù)，以滿足不同廠商的性能需求，正如同去年蘋(píng)果在A15上進(jìn)行不同芯片性能閹割一致，即能滿足量產(chǎn)需求，還能平攤制造成本，保持利潤(rùn)。

　　此外，還有消息稱臺(tái)積電將在2023年第一季度開(kāi)始向蘋(píng)果和英特爾等客戶運(yùn)送3納米芯片，第一批采用3nm芯片的蘋(píng)果設(shè)備預(yù)計(jì)會(huì)在2023年首次亮相。

　　至于3nm到底何時(shí)才能正式亮相，我們還將持續(xù)觀察。