俄勒岡州威爾遜維爾，2016 年 6 月 7 日 – Mentor Graphics 公司（納斯達克代碼：MENT）今天發布了最新版的 Catapult? 平臺。與傳統手工編碼的寄存器傳輸級 (RTL) 相比，該平臺將硬件設計的時間從設計啟動到 RTL 驗證收斂縮短了 50%。雖然現有的高級綜合 (HLS) 方法可將設計和驗證生產率提高多達 10 倍，但是完成最終 RTL 驗證所需的時間還是可能會抵消這些優勢。而此次發布的 Catapult 平臺結合 HLS 與成熟可靠的驗證方法以及新工具，其中，新工具能夠在 C++/SystemC 級驗證收斂（實現 C++/SystemC signoff 的重大步驟）的基礎上實現快速且可預測 RTL 驗證收斂。

　　NVIDIA? 在其最近的案例研究報告《工作需要更智慧而非更努力：NVIDIA 通過高級綜合縮小設計復雜性帶來的差距》中，公布了其在 HLS 設計和驗證上取得的成功。“通過采用Mentor Graphics Catapult 的 C++ 高級綜合 (HLS) 流程，NVIDIA 能夠將代碼簡化 5 倍，將回歸測試所需的 CPU 數量減少 1,000 倍，并且運行多達 1,000 倍的更多測試，從而為他們的設計獲得更高的功能覆蓋率。同時 HLS 縮短了 50% 的設計時間……”該報告作者 Frans Sijstermans 和 JC Li 如是寫道。“視頻團隊對 HLS 應用的成功使得全公司范圍內的所有新 NVIDIA 設計均采用 HLS。所以，當需要更加智慧而不是更加努力地工作時，HLS 是一個不錯的選擇。”

　　業內第一的 HLS (C++/SystemC) 形式屬性檢查器

　　該最新版本的 Catapult 引入了業內第一并基于 Catapult 形式的 C 屬性檢查器 (CPC) 工具。該工具可在綜合之前自動尋找程序錯誤，可節省數日或數周的驗證調試時間。CPC 在用戶的 HLS C++/SystemC 模型 (HLSM) 中使用形式分析來自動識別并在形式上驗證難以發現的問題，如內存未初始化、0 做除數以及數組越界錯誤等。除自動檢查之外，CPC 還可在形式上驗證用戶寫入的斷言和覆蓋點，為可提供 HLSM 綜合驗證的動態仿真進行補充。

　　加快 100% RTL 覆蓋率

　　最新版本的 Catapult 還通過消除 RTL 冗余、添加新的 RTL 測試管腳并將 HLSM 中的用戶斷言和覆蓋點綜合為 SVA（SystemVerilog 斷言），實現更簡便、快捷以及預測性更強的 RTL 驗證收斂。為更快地實現功能覆蓋率收斂，Catapult 還可生成完整 RTL 測試環境，與原始 HLSM 相比，在該測試環境中可重復使用用戶的 C++/SystemC 測試平臺，從而自動驗證仿真結果是否相等。為更快獲得 100% RTL 結構/代碼覆蓋率，Catapult 與 Questa? CoverCheck 工具形成無縫協作流程，快速尋找可安全忽略的無法訪問的代碼并為之自動生成棄權。而對于可訪問的代碼，流程可讓用戶快速了解生成的波形中，什么是 HLSM 所需要的，從而快速清理代碼中存在的隱患。此方法可在 HLSM 驗證之后數天，讓驗證達到 100% RTL 覆蓋收斂。

　　實現 HLS 標準和生態系統

　　此次發布的 Catapult HLS 通過全力支持新 Accellera SystemC 可綜合子集，推進了 HLSM 語言的標準化。除此之外，Catapult 還支持任意長度的算法 C (AC) 數據類型、精確位整數以及定點數據類型，提供形式和動態工具所需的靜態位精度和快速仿真時間。如今，Mentor 已使 AC 數據類型開源并與 SystemC 綜合標準 100% 兼容。同時，Mentor 會將它們提供給 Accellera 以實現標準化。