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一種新型的采用電流轉向電荷泵的快速鎖定小數分頻鎖相環

2020年電子技術應用第12期

區健川1，蔡良偉1，徐淵2，陳享1，廖嘉雯1

1.深圳大學電子與信息工程學院，廣東深圳518600；2.深圳技術大學大數據與互聯網學院，廣東深圳518600

摘要： 基于SMIC 0.13 μm工藝設計了一款工作電壓為1.5 V的模擬整數分頻鎖相環(Phase Locked Loop，PLL)，提出了一種能有效解決電荷分流、提高開關速度的新型電流轉向電荷泵，同時基于環形差分反相器設計了具有低相位噪聲特點的壓控振蕩器。在整數分頻鎖相環基礎上，加入MASH3結構的數字Σ-Δ調制器(Delta Sigma Modulation，DSM)實現了一種數模混合的快速鎖定小數分頻鎖相環，能在輸入參考頻率為26 MHz下輸出頻率范圍0.8 GHz~2.0 GHz，具有低噪聲、低頻率步進和快速鎖定等優點。

關鍵詞： 鎖相環小數分頻 DSM 快速鎖定

中圖分類號： TN911.8；TN431.1
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200525
中文引用格式： 區健川，蔡良偉，徐淵，等. 一種新型的采用電流轉向電荷泵的快速鎖定小數分頻鎖相環[J].電子技術應用，2020，46(12)：61-66.
英文引用格式： Ou Jianchuan，Cai Liangwei，Xu Yuan，et al. A new fast-locking fractional frequency division phase-locked loop using current steering charge pump[J]. Application of Electronic Technique，2020，46(12)：61-66.

A new fast-locking fractional frequency division phase-locked loop using current steering charge pump

Ou Jianchuan1，Cai Liangwei1，Xu Yuan2，Chen Xiang1，Liao Jiawen1

1.College of Electronics and Information Engineering，Shenzhen University，Shenzhen 518600，China； 2.College of Big Data and Internet，Shenzhen Technology University，Shenzhen 518600，China

Abstract： Based on the SMIC 0.13 μm process，an analog integer frequency PLL with 1.5 V working voltage is designed, and a new type of current steering charge pump that can effectively solve the charge shunt and improve the switching speed is proposed. At the same time, a voltage controlled oscillator with low phase noise is designed based on the ring differential inverter. On the basis of the integer frequency-division PLL, the digital DSM with MASH3 structure is added to realize a digital-analog mixed fast-locked decimal frequency-division phase-locked loop, which can be the output frequency range from 0.8 GHz to 2.0 GHz at 26 MHz， and has the advantages of low noise, low frequency stepping, and fast lock.

Key words : phase locked loop；fractional-n；Delta Sigma modulation；fast locking

0 引言

在窄帶物聯網(Narrow Band Internet of Things，NB-IoT)的片上系統(System on Chip，SoC)中，需要實現數字基帶電路和射頻(Radio Frequency，RF)電路的集成，而PLL作為時鐘恢復電路、頻率合成器、相位偏移減小電路的重要部分也被廣泛集成于SoC中。對于NB-IoT收發機模塊中，接收機需要本地頻率源振蕩頻率與發射機載波頻率之間的高度同步，所以時鐘模塊中PLL對相位噪聲和鎖定時間有嚴格的要求，以符合NB-IoT通信要求。目前對于NB-IoT的PLL主要研究方向是實現快速鎖定和低相位噪聲的頻率輸出，而且有較小的可調輸出頻率步進和低電壓工作以滿足功耗要求^[1]。

在文獻[2]中，為加快鎖定時間設計了一種特性結構的電荷泵。當鎖相環開始跟蹤頻率和相位時，這種電荷泵輸出時的電流和鎖相環帶寬會相對減少，以加快鎖定時間，但并沒有進行對壓控振蕩器(Voltage Controlled Oscillator，VCO)優化。對于設計低相位噪聲的PLL來看，優化VCO是必不可少的，在文獻[3]中，設計了用于鎖相環的電流饑餓型COMS VCO，從而大大降低輸出噪聲，能有效提高鎖相環的穩定性。

對于小數分頻部分，文獻[4]中通過對比四種傳統的DSM(MASH3、MASH4、SLDSM4、SLDSM5)，從相位噪聲、分數階激勵和設計復雜性的綜合評估中，得出最適合本設計需求的是MASH3結構。

本文針對PLL在RF電路中低噪聲和快速鎖定等應用，提出了一款電流轉向電荷泵技術實現快速鎖定鎖相環的方法。同時參考了文獻[5]的VCO結構，增加輸出緩存單元以獲得更低的相位噪聲。在整數分頻的基礎上，又加入了MASH3結構的數字DSM模塊，使鎖相環實現了小數分頻的功能。

在NB-IoT芯片的收發機中，鎖相環除了提供基帶的工作頻率外，還要為發射機和接收機提供符合NB-IoT通信要求的890 MH~1 780 MHz的本振頻率。本文所設計的鎖相環能在工作電壓1.5 V和參考頻率26 MHz下，輸出頻率范圍0.8 GHz~2.0 GHz，頻率步進為396 Hz，并且具有低噪聲(-78 dBc/Hz@1MHz)和快速鎖定時間(少于2.0 μs)的優點。

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作者信息:

區健川1，蔡良偉1，徐淵2，陳享1，廖嘉雯1

(1.深圳大學電子與信息工程學院，廣東深圳518600；2.深圳技術大學大數據與互聯網學院，廣東深圳518600)

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