摘  要： 介紹了鎖相環的組成結構，詳細分析了鎖相環系統各部分產生的相位噪聲，結合分析結果給出了一種以雙鎖相環集成芯片LMK04031為核心實現125 MHz時鐘源的頻率合成器的設計方法，并給出關鍵電路的設計。通過調試，產生高性能的頻率源，為鎖相頻率合成的工程應用提供參考。

　　關鍵詞： LMK04031；鎖相環；頻率合成器；相位噪聲

0 引言

　　頻率合成器為現代電子通信系統提供高穩定高性能的頻率源，其好壞直接影響通信系統的質量。產生頻率源的頻率合成技術包括直接頻率合成、直接數字頻率合成、鎖相環頻率合成和混合頻率合成。本文介紹鎖相環系統，對其進行線性相位噪聲分析，給出某系統中采用級聯鎖相環芯片LMK04031產生125 MHz時鐘源的設計方法及測試結果。

1 鎖相環介紹

　　鎖相環（PLL）是一個閉環控制系統。主要包括參考頻率（RG）、鑒相器（PD）、環路濾波器（LPF）和壓控振蕩器（VCO）幾個部分，如圖1所示。通過將參考頻率源產生的信號vi（t）與壓控振蕩器輸出反饋回來的信號vo（t）在鑒相器中進行相位比較，產生一個相關的電壓信號vd，經過環路濾波濾除毛刺和噪聲后變為vc，控制壓控振蕩器輸出頻率的變化，形成一個負反饋過程。設參考頻率為i，輸出頻率為o，在環路鎖定時，進入鑒相器中的兩個信號頻率相等。一般的鎖相環電路中，為了得到更高的輸出頻率，將參考頻率R分頻，輸出頻率N分頻后送入鑒相器中進行相位比較，則有：

　　即輸出頻率為參考頻率的N/R倍。當今市場上的鎖相環芯片通常集成N分頻器、R分頻器、鑒相器和VCO等部分。通過選擇合適的參考頻率、控制N和R的值便可以得到所需要的輸出頻率。為了獲得較高性能的頻率源，也可以采用分立的鑒相器、VCO和分頻器等器件。

　　鎖相環可以分為模擬鎖相環、數字鎖相環和數模混合鎖相環。數模鎖相環又稱電荷泵鎖相環，與模擬鎖相環相比具有跟蹤范圍廣、捕獲時間短和成本低的優點，現今集成鎖相環芯片通常采用電荷泵鎖相環。通常內部集成鑒相器、分頻器和壓控振蕩器。

2 相位噪聲分析

　　在偏離載波foffset處相位噪聲定義為在該頻率處1 Hz帶寬內的信號功率與載波信號的功率比值，可以用式（2）表示：

　　如圖2所示，載波信號功率為Ps（dBm），偏移載波foffset處1 Hz內信號功率為Pn（dBc/Hz），那么根據式（2），相位噪聲可以表示為：

　　L（f）（dBc/Hz）=Pn（dBc/Hz）-Ps（dBm）（3）

　　鎖相環的相位噪聲來源于各個組成部分，包括參考源、鑒相器、壓控振蕩器及其電路等。鎖定條件下，當環路帶寬小于鑒相頻率的十分之一時，鎖相環系統可以看成一個線性系統。對鎖相環路進行線性分析，可以得到各部分對輸出相位噪聲的影響。鑒相器通過比較輸入信號與反饋信號，產生一個相位差，與鑒相增益Km相乘，得到誤差電流Ie：

　　再經過環路濾波器轉化為直流控制電壓Vc：

　　Vc=Ie·F（s）（5）

　　鎖相環路線性化模型如圖3所示。根據圖中各模塊的傳遞函數，可以得到系統的前向增益：

　　反饋增益：

　　系統閉環傳遞函數可以寫為：

　　式（8）也可以表示參考頻率源部分的噪聲對輸出噪聲產生影響的傳遞函數。利用傳遞函數對系統進行噪聲分析，可以得到R分頻、N分頻、鑒相器和VCO對系統輸出噪聲的影響。

　　R分頻噪聲傳遞函數：

　　N分頻噪聲傳遞函數：

　　鑒相器噪聲傳遞函數：

　　VCO噪聲傳遞函數：

　　根據式（8），可以得到參考頻率源相位噪聲對系統輸出相位噪聲的影響：

　　分頻器R和N產生的相位噪聲對系統的影響：

　　鑒相器產生的相位噪聲對系統的影響：

　　壓控振蕩器產生的相位噪聲對系統的影響：

　　系統各部分相位噪聲對輸出相噪的影響：

　　式（13）~（15）有一個公共因子，對于頻率響應表現為低通特性，因此參考源、分頻器和鑒相器的相位噪聲主要表現在低頻中，而式（16）的因子表現為高通特性，因而VCO的相位噪聲在高頻時表現明顯。因此為達到最小的相位噪聲，系統的環路帶寬應選為參考源噪聲功率曲線與VCO噪聲功率曲線相交處。

　　公共因子對N的變化表現為隨N的增大而增大，因此分頻器N應選擇較小的數，等價于應選擇較大的鑒相頻率。同樣，參數Km和Ko的增大都會導致輸出相噪的增大，因此應選調諧系數較小的VCO。鑒相器通常用乘法器代替，選擇鑒相增益較小的器件會減小系統相位噪聲，通過環路濾波器抑制相位噪聲。一般地，環路濾波器的帶寬選為鑒相頻率的1/10~1/20。

3 鎖相環電路設計

　　頻率源的質量直接影響通信系統的好壞。評價頻率源的指標包括相位噪聲、雜散、穩定度等。因此設計過程中應從器件選型、環路濾波、電路布局、分頻器配置多個方面進行考慮。項目要求獲得125 MHz高穩定、低噪聲、低雜散的信號。鎖相環芯片選擇TI公司的LMK04031，參考頻率源選擇項目中GPS高穩定時鐘模塊輸出的10 MHz信號。

　　3.1 參考頻率源選擇

　　參考頻率源為鎖相環路提供一個標準，因此它的好壞直接影響輸出頻率的準確性、穩定度等指標。一般采用晶體振蕩器作為參考源。晶振可以分為普通晶振、溫補晶振（TCXO）、電壓控制晶振（VCXO）、恒溫晶振（OCXO）等幾種類型。普通晶振價格低、穩定度較差；電壓控制晶振輸出頻率可以隨著電壓變化而微小變化，通過電壓調節輸出頻率的偏移，解決晶振輸出頻率隨時間而變化的問題；溫補晶振和恒溫晶振都解決了晶振穩定度隨溫度變化而產生變化的問題，其中恒溫晶振輸出頻率隨溫度變化最小，穩定度最高，價格也最昂貴。鎖相環頻率合成實質上是對參考頻率進行倍頻，倍頻過程會對相位噪聲產生影響，見式（13）。因此選擇高穩定低相噪的參考源可以改善系統的輸出相位噪聲。應根據工程指標選擇合適的參考時鐘。結合成本與指標考慮，本設計采用一款TCXO作為參考時鐘。

　　3.2 LMK04031介紹

　　LMK04031是TI公司生產的具有級聯PLL的低噪聲時鐘抖動清潔器。它內部集成兩個鎖相環：鎖相環1通過接收外接參考頻率源的信號，進行R1分頻后，與反饋回鑒相器的外接VCO或VCXO的N1分頻信號進行相位比較，鎖定后輸出的穩定頻率信號進入鎖相環2中作為參考，再進行R2分頻，與內部集成的VCO的N2分頻信號進行相位比較。VCO可輸出五路差分信號，并且可以進行以2為步進的2~510分頻，因而可以輸出5路不同頻率信號，同時每個通道可以進行以150為步進的0~2 250 ps時延。芯片封裝采用48腳WQFN封裝，尺寸小，功耗低，使用方便。

　　寄存器的值可以通過TI公司軟件CODELOADER確定。在CODELOADER中輸入一系列需要設置的參數，便可得到相應的寄存器值。管腳PLL_MUX可以配置成不同的內容來獲得芯片內部的狀態。例如配置為PLL1鎖定高電平輸出，那么此管腳便在PLL1鎖定時輸出高電平，沒有鎖定時為低電平。也可以配置為PLL2鎖定指示、N分頻輸出、R分頻輸出等狀態。在調試的過程中通過配置此管腳來確定芯片是否處于正常工作狀態。本設計采用FPGA對寄存器進行配置。

　　3.3 環路濾波器設計

　　為了獲得較好的相噪性能，環路濾波選擇無源環路濾波器，因為不含有源器件，因此引入的噪聲較有源環路濾波少。鎖相環路1的參考頻率源為TCXO，噪聲較小，因此在鎖相環路1中采用較大的環路帶寬。而在鎖相環路2中，參考頻率源為VCXO的鎖定輸出，根據上述討論，各部分相位噪聲疊加對整體輸出有影響，因此環路2中的帶寬選擇較小一些。采用ADI公司的環路設計軟件ADISIMPLL進行環路設計，可以根據環路帶寬、鑒相頻率、相位裕度這三個參數確定環路濾波器。環路1中，參考頻率為10 MHz OCXO，R1分頻和N1分頻分別為20和50，輸出選擇25 MHz VCXO，鑒相頻率為 500 kHz，環路帶寬選為鑒相頻率的1/10。因此環路濾波器帶寬選定為50 kHz，設計電路圖見圖4。LMK04031內部VCO頻率為1 430~1 570 MHz，將輸出設為1 500 MHz，經過VCO DIVIDER進行3分頻，再進入多通道輸出進行4分頻便可得到125 MHz輸出。環路2中的參考輸入為環路1中VCXO的25 MHz輸出，VCO輸出定1 500 MHz，R2分頻和N2分頻分別為200 Hz和4 000 Hz，鑒相頻率為125 kHz，環路濾波器2的帶寬為12.5 kHz，設計電路圖見圖5。

　　3.4 電路設計

　　鎖相環系統對噪聲十分敏感，因此對芯片的供電采用線性穩壓電源芯片。電路的布局應注意模擬部分與數字部分隔離開來，減小數字部分對模擬部分的影響。環路的布線應盡可能短，高頻線要注意阻抗控制。

4 電路調試及結果

　　級聯鎖相環的調試可以分別進行。測試中，通過更改不同寄存器的數據，使得PLL_MUX引腳輸出R分頻或N分頻的結果，利用示波器測試輸出的頻率是否為設定的鑒相頻率，便可得知寄存器是否被正確賦值。通過PLL_MUX輸出鎖定指示狀態可以判斷環路是否鎖定。兩級鎖相環可分別調試。設計要求輸出125 MHz，在偏離100 kHz處測量其相位噪聲，為-110.95 dBc/Hz，如圖6所示，達到了設計的要求。

5 結束語

　　本文首先介紹了鎖相環的結構組成，之后通過對系統各部分模塊噪聲的線性分析，得出鎖相環電路設計過程中減小相位噪聲的手段：選擇性能良好的參考源、選擇合適的環路帶寬和良好的電路布局布線，最后通過基于LMK04031芯片設計電路的實例給出了鎖相環設計的一般性方法。

參考文獻

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